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4个回答
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嗨，
重新检查您的代码。 顶级文件具有以下实例化。 a1，b1，c1，d1，s_m信号连接到子模块“model”的输入。 这些信号不受设计中的任何逻辑驱动，因此整个设计被修整。 m1：模型端口映射（clk，a1，b1，c1，d1，s_m，f_m）; 您可以打开“视图技术原理图”，其中只能看到一个输入连接到Vcc的OBUF。 纠正你的设计。 谢谢， 迪皮卡。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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嗨，您是否将chip.vhd和model.vhd文件添加到ISE项目？在此处分享综合报告。
（.syr）谢谢，维奈 -------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题？ ？ 如果没有，你应该在发布之前。 此外，MARK这是一个答案，以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 |
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