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嗨，
我将通过Vivado定制我的所有者IP。 如果我在Vivado中使用AXI接口创建和打包IP时选择verilog作为HDL，那么我可以在用户逻辑部分中实例化由VHDL创建的IP吗？ 谢谢。 伟 
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4个回答
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您好，是的，您可以在VHDL项目中实例化自定义IP。谢谢，Vinay
-------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题？ ？ 如果没有，你应该在发布之前。 此外，MARK这是一个答案，以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 在原帖中查看解决方案 |
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您好，是的，您可以在VHDL项目中实例化自定义IP。谢谢，Vinay
-------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题？ ？ 如果没有，你应该在发布之前。 此外，MARK这是一个答案，以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 |
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http://forums.xilinx.com/xlnx/board/crawl_message?board.id=EDK&message.id=30774
谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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