什么时候应该添加时序约束？合成前还是合成后？

嗨，预合成（详细设计）只不过是你的HDL代码的图形表示。一旦你综合设计，该工具将对设计进行一些优化（例如：删除未使用的逻辑/网络）并添加缓冲区
基于设置的I / O端口。在您的情况下，您会看到nets- a_ibuf，b_ibuf和c_obuf，这些网络只不过是将顶级端口连接到I / O缓冲区的网络。
网络a，b，c是你的逻辑中定义的网，它与详细设计相同。除此之外，你还可以看到像LUT，FF等原始数据，这些只是你设计的网表表示。
换句话说，如果你在精心设计中有一个两个输入AND门，它将被映射到一个2输入LUT.Regards，Krishna
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嗨，
点击“Open Elaborated Design”以了解网络名称。
见下面的快照：
谢谢，
维奈
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------------------------------------------您是否尝试在Google中输入问题？
？
如果没有，你应该在发布之前。
此外，MARK这是一个答案，以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。

你好，
它可以在合成前进行约束并在合成后进行分析。
合成后的时序分析是近似值。
始终检查并确保布局和布线后的时间（即实施后）。
但是Vivado的优势在于您可以通过分析合成后的时序来检查和修改您的设计。
谢谢，
佳日

嗨，
您可以在（通过打开详细设计之前）和合成之后（通过打开合成设计）查看网络名称。
但是，在合成之前，您无法使用该工具在这些网络上定义约束。
您可以使用“编辑时序约束”工具仅在合成后通过打开合成设计在网络上生成时序约束，如下所示。
问候，
克里希纳
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我发现NETs的数量和名称在合成之前和之后是不同的，如下图所示。
在合成之前，在RTL设计阶段单击“精心制作”生成前网表
后一种网表是在合成后生成的
谁能给我一些帮助!! ??

嗨，预合成（详细设计）只不过是你的HDL代码的图形表示。一旦你综合设计，该工具将对设计进行一些优化（例如：删除未使用的逻辑/网络）并添加缓冲区
基于设置的I / O端口。在您的情况下，您会看到nets- a_ibuf，b_ibuf和c_obuf，这些网络只不过是将顶级端口连接到I / O缓冲区的网络。
网络a，b，c是你的逻辑中定义的网，它与详细设计相同。除此之外，你还可以看到像LUT，FF等原始数据，这些只是你设计的网表表示。
换句话说，如果你在精心设计中有一个两个输入AND门，它将被映射到一个2输入LUT.Regards，Krishna
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所以，如果我想添加约束，我应该参考什么网表的网名？

所以，如果我想添加约束，我应该参考什么网表的网名？
这个问题的答案很复杂，这取决于工具。
对于Vivado来说，ISE的答案与（比方说）有些不同。
设计的寄存器传输语言（RTL）描述描述了设计的功能。
约束定义了设计的性能要求。
为了使工具能够创建FPGA实现，他们需要两者兼顾;
RTL的功能和约束的时间。
从理论上讲，这些应该是过程的最顶层，即综合;
约束应指定为合成。
然而，ISE（XST）中的综合工具 
- 需要自己的约束格式（.xcf） 
- 没有图形助手来生成.xcf约束 
- 非常弱的时序驱动;
它产生的结果在有和没有约束的情况下并没有完全不同
因此，很少有人打扰限制XST。
这留下了其余的过程;
地点和路线。
这些都是使用.ucf格式约束的。
Xilinx具有图形帮助器，可帮助您根据综合网表创建约束。
因此，简短答案（在此特定情况下）是您基于综合网表创建约束并将其用于后续流程（地点和路线）。
但是 - 这太简单了。
您已经注意到，合成后的网络名称不一定与RTL中的对象名称相同。
但更重要的是，你需要了解你想要通过约束来完成什么。
看起来你的一个“设计”是一个组合加法器。
这是一种有点退化的设计，因为它是纯粹的组合设计。
只有一个（甚至模糊的）有意义的时序约束可以应用于此，这限制了从FPGA的主输入到FPGA的主输出的传播延迟。
这是通过FROM TO约束完成的（这实际上是一个例外）。
在更复杂的设计中，目标是使用已知通过合成保留和恒定的电路元件来指定约束。
这实际上是约束方法的核心。
您需要了解流程并了解需要哪些约束以及原因。
一旦理解了这些，那么“如何”变得更容易定义。
在更复杂的设计中，您通常会受到限制 
- 进入FPGA主要输入引脚的时钟（通过PERIOD约束） 
- FPGA的数据输入和输出引脚的时序（通过OFFSET IN和OFFSET OUT约束） 
- 时间异常（通过FROM TO约束）
最后一个是唯一一个需要了解FPGA内部知识的人，因此是唯一一个（可能）关心内部网络名称的人。
对于这些，您需要了解合成过程，以了解哪些名称是基于您的RTL确定的，哪些是动态的（基于综合优化）。
规则（简而言之） 
- 确定设计的主要端口（顶级模块的I / O名称） 
- 只要层次结构不平整（这是一个综合选项），就确定子模块的实例名称 
- 跨越实例的网络名称也是不变的 - 只要层次结构不平整即可 
- 除非知道触发器的名称 
- 在综合中启用了寄存器重新平衡 
- 在合成中启用了寄存器复制 
- 在合成中启用状态机提取
Avrum

所以，如果我想添加约束，我应该参考什么网表的网名？