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大家好,
我正在寻找关于spartan3问题的帮助。 当我使用ISE 14.2实现我的项目时,实现成功完成并正确生成位流。 在将文件加载到FPGA中之后,我注意到之前实现的一些功能现在正在疯狂,即使我没有对这部分设计进行任何更改。 如果我在程序中的其他地方做了一个小改动并重新实现,那么一切都恢复正常。 有时,即使我没有对设计进行任何更改并重新实施更改设计目标& 国家选择,问题得到解决(直到下一次......)。 随着占用切片的数量接近100%,情况变得最糟。 设备利用率状态显示: 切片触发器数量:31% 4输入Luts数:65% 占用切片数:95% 任何想法? 谢谢 |
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2个回答
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这是计时问题的典型症状。
你可以有一个不受约束或不受约束的人 导致问题的路径,或时钟域交叉问题,或异步信号问题。 任何一个 导致问题发生或进入的方法涉及到具有不同位置的工具。 在某些展示位置,问题就会消失,要么是因为无约束的路径满足了必要的要求 定时,或者因为错误同步的信号上的相对路径延迟掩盖了问题。 我首先检查你的时间限制。 您可以在详细模式下运行后P& R静态时序 打开无约束路径。 看看无限制的路径,看看是否有 你错过了什么。 如果你有多个时钟,接下来要检查的是时钟域交叉。 这有点儿了 更难,因为可以自动查看的工具非常昂贵(Xilinx工具不这样做)。 检查跨越时钟域的信号,或者来自异步源的信号 仅通过单个寄存器在目标时钟域中捕获。 请注意,这不是亚稳态 问题。 亚稳态很少发生。 最重要的是单个采样点,因为 当信号不符合目标时钟的建立/保持时间时,它会输入多个信号 寄存器,寄存器在下一个时钟周期可能不同,可能会破坏您的状态逻辑。 该 与亚稳态窗口相比,建立/保持窗口非常大,因此您必然会看到这一点 问题,而亚稳态只会在蓝色的月亮中出现一次。 - Gabor |
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