[问答]

请问将verilog文件设置为顶层模块的命令是什么？

问答对人有帮助，内容完整，我也想知道答案 0 将verilog文件设置为顶层模块的命令是什么？在xilinx 14.1中，它是项目集sample.v但是对于13.1，任何人都可以帮助我吗？如果我输入相同的命令，我得到错误消息..错误说它是无效的命令行。 0
2019-10-24 06:37:22　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答举报欧竞仲相关推荐 • 使用nuclei stuio将软件程序编为.Verilog，在vivado中仿真出现的问题求解 294 • 请问我可以用Verilog文件在PSoC Creator的顶层设计吗？ 1801 • write_vhdl与write_verilog有什么差异？ 3968 • 如何将多个verilog文件加密为一个encerpted文件？ 10025 • vhdl顶层模块可以调用子模块内部定义的信号吗? 7147 • （新人求助），Quartus ii 的 Verilog 设计，怎么把自己的底层文件添加到顶层？ 40419 • 怎么将FPGA的IO设置为JTAG模式的verilog代码？ 2276 • 如何使用vivado在verilog中传递shell命令 2762 • 基于quartusII 原理图与verilog语言设计 4373 • 怎么让ise 12.4设置为verilog而不是vhdl 1535 1个回答

答案对人有帮助，有参考价值 0 current_instance （设置最高级别的设计）您可以尝试阅读tcl用户指南。有一个用于PlanAhead，另一个用于新的Vivado。 Austin Lesea主要工程师Xilinx San Jose

2019-10-24 06:44:33 评论举报潘晶燕