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我使用ise 12.4和pcie CORE Generator，语言设置为verilog而不是vhdl。
我希望每次使用vhdl作为我的优先语言，但是当我打开项目选项时，CORE Generator总是会回到verilog，并且在Generation下将优先语言设置为toverilog。 我怎样才能将此永久物设置为vhdl！ 谢谢你的帮助！ 以上来自于谷歌翻译 以下为原文 I use ise 12.4 with the pcie CORE Generator and the language is set to verilog instead to vhdl. I want to use every time vhdl as my preffered language, but the CORE Generator always turns back to verilog when i open the Project Options and under Generation the preffered language is set to verilog. How can i set this permanent to vhdl! Thanks for your help! 
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3个回答
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冒着指出明显的风险：在将语言偏好从Verilog更改为VHDL后，您是否保存了CoreGen项目？
friedla写道： 我使用ise 12.4和pcie CORE Generator，语言设置为verilog而不是vhdl。 我希望每次使用vhdl作为我的优先语言，但是当我打开项目选项时，CORE Generator总是会回到verilog，并且在Generation下将优先语言设置为toverilog。 我怎样才能将此永久物设置为vhdl！ 谢谢你的帮助！ 干杯，吉姆 以上来自于谷歌翻译 以下为原文 At the risk of pointing out the obvious: did you save the CoreGen project after you changed the language preference from Verilog to VHDL? friedla wrote: Cheers, Jim |
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也许您应该提交一个关于它的WebCase。
------------------------------------------“如果它不起作用 模拟，它不会在板上工作。“ 以上来自于谷歌翻译 以下为原文 Perhaps you should submit a WebCase about it. ------------------------------------------ "If it don't work in simulation, it won't work on the board." |
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