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电子发烧友论坛|
嗨，大家好，
我总是使用我的设计之一，DCM提供3种不同的时钟频率。 最近我决定在前一个版本中并行添加一个DCM，现在不再遵守时序约束。 这是怎么可能的，因为新的DCM并行而不是关键路径？ 
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3个回答
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好的，那我怎么解决我的问题呢？
您是否认为添加时序约束可能有用？ 在这种情况下，我如何添加时间限制？ 我知道可以使用.ucf文件完成某些操作，但我不明白它是如何工作的; |
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男，
你必须已经有时间限制来违反它。 添加更多约束不会解决这个问题。 查看FPGA器件中的时序收敛主题。 有一种技术和方法可供使用。 通常90％的工作都是时序收敛（满足约束）。 https://forums.xilinx.com/t5/Timing-Analysis/What-are-the-best-tutorial-or-app-note-on-timing-constraints/td-p/647834 Austin Lesea主要工程师Xilinx San Jose |
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