如何解决spartan-6 ODDR2错误？

嗨，
我正在使用斯巴达-6和12.3 ISE。
我必须从FPGA输出60 MHz到ADC的时钟。
对于这个部分，我从时钟发生器IP内核获得60 MHz并将其馈送到ODDR2的一个输入，并将反相时钟馈送到ODDR2的另一个输入。
以下代码显示了连接：
- 时钟发生器---------------------
------- *********************************** --------
------
CLK_GEN：CLK_GEN_60MHz
港口地图
（ - 端口时钟
CLK_IN1 => CLK_75MHz， - 来自振荡器的外部时钟
- 时钟输出端口
CLK_OUT1 => CLK_60MHz，
CLK_OUT2 => adc_clk_S，
- 状态和控制信号
RESET => rst_clk_gen）;
rst_clk_gen“NONE”， - 将输出对齐设置为“NONE”，“C0”，“C1”
INIT =>'0'， - 将Q输出的初始状态设置为'0'或'1'
SRTYPE =>“ASYNC”） - 指定“SYNC”或“ASYNC”设置/复位
港口地图（
Q => ADC_CLK， -  1位输出数据
C0 => adc_clk_S， -  1位时钟输入
C1 => adc_clk_180_S， -  1位时钟输入
CE =>'1'， -  1位时钟使能输入
D0 =>'1'， -  1位数据输入（与C0相关）
D1 =>'0'， -  1位数据输入（与C1相关）
R => rst_clk_gen， -  1位复位输入
S =>'1' -  1位置位输入
）;
在实现设计时，Map会抛出以下错误：
错误：MapLib：1112  - 一个或多个双数据速率寄存器，其中两个都是活动的
已在设计中找到设置和重置。
这是不允许的
斯巴达6建筑。
请修改您的设计以使用设置或重置。
请为此建议一个解决方法......！
代码在12.1 ISE中正确实现，但是当我尝试在ISE上实现12.3或更高版本中的相同代码时，它会显示上述错误。



以下为原文

Hi,
I am using spartan-6 and 12.3 ISE. I have to output 60 MHz from FPGA to Clock the ADC. For this porpose I am deriving 60 MHz from the Clock Generator IP Core and feeding it to one of the input of ODDR2 and the inverted clock to the other input of the ODDR2. The following code shows the connection:

-- CLOCK GENERATOR ---------------------
  -------***********************************--------------
  CLK_GEN : CLK_GEN_60MHz
  port map
   (-- Clock in ports
    CLK_IN1            => CLK_75MHz,       --External Clock from Oscillator
    -- Clock out ports
    CLK_OUT1           => CLK_60MHz,
    CLK_OUT2           => adc_clk_S,
    -- Status and control signals
    RESET              => rst_clk_gen);
           
   rst_clk_gen <= not trn_reset_n;           --trn_reset_n = Reset from PCIe Core

   adc_clk_180_S <= not adc_clk_S;

   ODDR2_inst1 : ODDR2
   generic map(
      DDR_ALIGNMENT => "NONE", -- Sets output alignment to "NONE", "C0", "C1"
      INIT => '0', -- Sets initial state of the Q output to '0' or '1'
      SRTYPE => "ASYNC") -- Specifies "SYNC" or "ASYNC" set/reset
   port map (
      Q => ADC_CLK, -- 1-bit output data
      C0 => adc_clk_S, -- 1-bit clock input
      C1 => adc_clk_180_S, -- 1-bit clock input
      CE => '1',  -- 1-bit clock enable input
      D0 => '1',   -- 1-bit data input (associated with C0)
      D1 => '0',   -- 1-bit data input (associated with C1)
      R => rst_clk_gen,    -- 1-bit reset input
      S => '1'     -- 1-bit set input
   );

While implementing the design the Map throws the following error:

ERROR:MapLib:1112 - One or more dual data-rate registers in which both an active
set and reset have been found in the design. This is not allowed in the
spartan6 architecture. Please modify your design to use either set or reset.

Please suggest a workaround for this...!

The code gets implemented properly in 12.1 ISE, but when I try to implement the same code in 12.3 or higher version on ISE it shows the above error.