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大家好！
此刻我正在试图将数据从过滤块输出（正常人不是一个可编程的ASM）通过DMA和没有在psoc5lp CPU干预的一个自定义的Verilog模块。 我在想：1）这是可能的吗？2）如果是，你能给我点应用笔记/实例，可以作为灵感的？如果有人能为我提供一个例子，一个Verilog模块接收数据通过DMA我可能把它从那里。 谢谢你的帮助 青年成就组织 以上来自于百度翻译 以下为原文 Hi all! At the moment I am trying to move data from the Filter block output ( the normal one not the one that can be programmed in asm) to a custom Verilog block via DMA and without intervention of the CPU in a PSoC5LP. I was wondering: 1) is this possible at all? 2) in case it is, could you point me to application notes/examples that could serve as inspiration? If anybody could provide me with an example in which a Verilog block receives data via DMA I could probably take it from there. Thanks for the help JA 
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2个回答
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第一：这是可以做到的。
第二：结果可能很复杂。 我会开始一个Verilog /数据对象的数据写入FIFO的CPU。当它工作时，你可以通过DMA发送数据。根据不同的宽度有处理DMA一些特殊的方面，但也有appnotes有关。在这个页面的顶部使用关键字搜索。 有一个深入的“组件作者指南”（在你的创造者文件夹）获得登记的名字写。 将数据从过滤器组件则是很容易的（取决于宽度和DMA通道，该spokewidth太） 鲍勃 以上来自于百度翻译 以下为原文 1st: It can be done. 2nd: It can turn out to be complicated. I would start with a verilog / datapath object that gets its data written into its FIFO by CPU. When that works, you may send the data through DMA. Depending on the width there are some special aspects of handling that with DMA, but there are appnotes concerning that. Use Keyword Search at top of this page. Have a deep look into "Components Author Guide" (in your Creator folder) to get the register-names to write to. Transferring the data from filter to your component then is quite easy (depending on the width and the spokewidth of the DMA-channel, too) Bob |
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不能将组件内部寄存器转换为可路由的，以便在示意图中执行所需的操作。
不能将寄存器内容从一个寄存器传输到另一个寄存器，而不使用CPU或DMA。 所谓寄存器是一个特殊区域内的内存位置，只能由CPU或DMA访问。 当您对这两个组件进行编程时，您都有机会在Verilog中创建总线，并用信号执行传输，但当涉及到FIFO时，这将不起作用。 鲍勃 以上来自于百度翻译 以下为原文 You cannot convert a component-internal register to something routable to do what you want in schematic. You cannot transfer a register content from one register to another without using CPU or DMA. The so-called registers are memory locations within a special area and can only be accessed by CPU or DMA. When you are programming both components you get the chance of creating a bus in verilog and have the transfer performed with signals, but this will not work when the FIFOs are involved. Bob |
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