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电子发烧友论坛我需要ISERDES2吗？
我需要ISERDES2吗？
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嗨，
我正在研究超声扫描仪项目，因此我需要开发ADC和FPGA之间的接口，即。 反序列化数据。 从ADC我有三个LVDS信号：FRAME，SERIAL_DATA和BIT_CLK。 我设计了一个类似于xapp774中描述的模块，行为模拟工作正常。 请注意，根据xapp774设计（与我的问题相同），IOSERDE2根本不使用，它应该运行@ 70MSPS。 不幸的是，Post Place @ Route仿真只能提供高达10MSPS的良好结果。 我使用XCS6SLX45-3CSG324设备。 你对这个问题有什么看法？ 最好的祝福， 马里乌什 以上来自于谷歌翻译 以下为原文 Hi, I'm working on ultrasound scanner project, therefore I need to develope an interface between ADC and FPGA ,i.e. deserialize data. From ADC I have three LVDS signals: FRAME, SERIAL_DATA and BIT_CLK. I have designed a similar module as described in xapp774 and behavioral simulation works fine. Please pay your attention that according to the xapp774 design (the same issue as mine), IOSERDE2 is not used at all and it should run @70MSPS. Unfortunately, the Post Place@Route simulation gives good results up to 10MSPS only. I use XCS6SLX45-3CSG324 device. Whats your opinion about this problem? Best Regards, Mariusz 
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6个回答
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logison写道：
嗨， 我正在研究超声扫描仪项目，因此我需要开发ADC和FPGA之间的接口，即。 反序列化数据。 从ADC我有三个LVDS信号：FRAME，SERIAL_DATA和BIT_CLK。 我设计了一个类似于xapp774中描述的模块，行为模拟工作正常。 请注意，根据xapp774设计（与我的问题相同），IOSERDE2根本不使用，它应该运行@ 70MSPS。 不幸的是，Post Place @ Route仿真只能提供高达10MSPS的良好结果。 我使用XCS6SLX45-3CSG324设备。 你对这个问题有什么看法？ 最好的祝福， 马里乌什 您是否对输入信号和时钟施加了适当的周期限制？ 你说，“Post Place @ Route（原文如此）模拟只能提供高达10MSPS的良好结果。” 模拟与静态时序分析不同。 时序分析器说什么？ 你应该可以在没有ISERDES（上帝，这个愚蠢的名字）的S6中做70 MSPS DDR，没有汗水。 ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 logison wrote:Did you place proper period constraints on the input signals and the clock? You say, "the Post Place@Route (sic) simulation gives good results up to 10MSPS only." The simulation is not the same as the static timing analysis. What does the timing analyzer say? You should be able to do 70 MSPS DDR in an S6 without ISERDES (god, what a stupid name) no sweat. ----------------------------Yes, I do this for a living. |
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你说10 MSPS（每秒采样数），但不是位时钟然后再乘以位数（如果是DDR，则为位/ 2）？
因此，对于70 MSPS和运行DDR的12位ADC，时钟将为420 MHz。 我不会 想要在没有ISERDES2的情况下尝试。 如果你真的意味着每秒兆比特，那么70 Mbps应该没问题。 - Gabor - Gabor 以上来自于谷歌翻译 以下为原文 You say 10 MSPS (megasamples per second), but isn't the bit clock then multiplied by the number of bits (or bits/2 if DDR)? So for 70 MSPS and say a 12-bit ADC running DDR, the clock would be 420 MHz. I would not want to try that without the ISERDES2. If you really meant megabits per second, then 70 Mbps should be no problem at all. -- Gabor -- Gabor |
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gszakacs写道：
因此，对于70 MSPS和运行DDR的12位ADC，时钟将为420 MHz。 我不会 想要在没有ISERDES2的情况下尝试。 - Gabor 接得好！ ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 gszakacs wrote:So for 70 MSPS and say a 12-bit ADC running DDR, the clock would be 420 MHz. I would notGood catch! ----------------------------Yes, I do this for a living. |
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因此，对于70 MSPS和运行DDR的12位ADC，时钟将为420 MHz。
我不会 想要在没有ISERDES2的情况下尝试。 如果你真的意味着每秒兆比特，那么70 Mbps应该没问题。 70MSPS = 70 * 12/2 = 420Mb / s（DDR BIT_CLK）。 根据xapp774，没有ISERDES2应该没问题。 我希望我能相信它。 马里乌什 以上来自于谷歌翻译 以下为原文 70MSPS=70*12/2=420Mb/s (DDR BIT_CLK). According to xapp774 it should be OK without ISERDES2. I hope I can trust it. Mariusz |
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首先，420 MHz实际上是840 Mbps。
记住这是DDR。 使用DDR输入寄存器，您可以在420 MHz时一次获得2位。 其次，你可能应该看看XAPP866是否与更新的部件一起使用。 我甚至不想在Spartan 6内部使用420 MHz时钟 只需几个触发器即可扩展界面。 你最好不要使用它 硬ISERDES2阻塞反序列化为更慢（甚至210 MHz，4位） 时钟。 - Gabor - Gabor 以上来自于谷歌翻译 以下为原文 First of all, 420 MHz is really 840 Mbps. Remember this is DDR. With the DDR input registers you get 2 bits at a time at 420 MHz. Second, you should probably be looking at XAPP866 for use with newer parts. I would not want to use a 420 MHz clock for anything inside a Spartan 6, even just a few flip-flops to widen the interface. You're much better off using the hard ISERDES2 block to deserialize to a slower (even 210 MHz at 4 bits) clock. -- Gabor -- Gabor |
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gszakacs写道：
我甚至不想在Spartan 6内部使用420 MHz时钟 只需几个触发器即可扩展界面。 对。 它永远不会满足时机。 ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 gszakacs wrote:Yup. It'll never meet timing. ----------------------------Yes, I do this for a living. |
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只有小组成员才能发言，加入小组>>
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