怎么生成一个时钟来驱动FPGA逻辑和使用DCM的OPAD

eteam00写道：
遗憾的是，不支持在端口映射中使用诸如“not my_clock”之类的构造。
内联函数调用用于输入端口，因此您可以定义一个功能'invert'来隐藏'not'功能，并使用它，但显然反转并使用'my_inverted_clock'可能在2年后更容易理解。
好吧，它适用于Verilog :)即使它在VHDL中不起作用:(我在ISE中使用（等效的）Verilog代码进行旋转，以确认它（参见此主题）。
这种构造（本质上是端口映射中的函数）在早于2008年的VHDL版本中是不合法的。当然，XST在批准后差不多四年就不支持它了。
----------------------------是的，我这样做是为了谋生。



以下为原文

eteam00 wrote:
Unfortunately, use of constructs such as "not my_clock" in port maps is not supported. In-line function calls are for input ports, so you could define a function 'invert' that hides the 'not' functionalitly, and use that, but explictly inverting and using 'my_inverted_clock' is probably easier to understand in 2 years' time.
 
Well, it works in Verilog :) even if it doesn't work in VHDL :(  I took (equivalent) Verilog code for a spin in ISE, to confirm it (see this thread).
 
This sort of construct (essentially functions in port maps) is not legal in versions of VHDL older than 2008. Of course, XST doesn't support it yet, almost four years after ratification.
 
 

----------------------------Yes, I do this for a living.

（这可能更像是关于控制ODDR2的综合问题（XST）
当我使用PLL（DCM）和单个BUFG ODDR2来驱动芯片时钟时，我会收到关于创建循环的警告。
（Xst：2016）C0和C1由相同的BUFG驱动，在一个输入上反转（C0 = CLK，C0 = ~Virilog中的CLK）。
当我查看技术原理图时，反转似乎没有被ODDR2吸收，尽管ODDR2确实在FPGA编辑器中显示了反转。
是否还需要将更多内容添加到原始实例中以避免警告？
结果与预期一致，但存在“循环”警告（XST 2016）。
使用2个BUFG和来自DCM的2个输出的单独180度时钟的更好的解决方案（无占空比错误）没有此警告，并且C1和C0都是预期的。
我使用的是带有ISE 13.2的Spartan 6。



以下为原文

(This may be more of a synthesis question (XST) about controlling the ODDR2)
 
When I use a PLL (DCM) and single BUFG ODDR2 to drive a clock off chip I get a warning about creating a loop. (Xst:2016) C0 and C1 are driven by the same BUFG with an inversion on one input (C0 = CLK, C0 = ~CLK in Verilog). 
 
The inversion does not seem to be absorbed into the ODDR2 when I look at the technology schematics although the ODDR2 does show the inversion in the FPGA editor.  Is there something more that needs to be added to the primitive instantiation to avoid the warning?   The results are as expected, but there is a "loop" warning (XST 2016).
 
The better solution (no duty cycle error) with separate 180 deg clocks using 2 BUFGs and 2 outputs from the DCM does not have this warning and both C1 and C0 are as expected.
 
I am using a Spartan 6 with ISE 13.2.
 

当我查看技术原理图时，反转似乎没有被ODDR2吸收，尽管ODDR2确实在FPGA编辑器中显示了反转。
在该帖子中的第16篇帖子中，有一个指向另一个线程的链接可以直接解决您的问题。
（SPOILER ALERT）答案是，就技术或RTL原理图而言，ODDR2模块中的所谓“内部”逆变器不是“内部”的。
事实上，这些“内部”逆变器在逻辑和物理上位于互连“开关盒”中。
这带来了另一个相关的实现考虑因素：BUFG可以连接到这些逆变器 - 在开关盒中，但BUFIO不能（在Spartan-6的背景下）。
如果使用BUFIO，则必须使用其中两个 - 一个是非反相，另一个是反相 - 以时钟转发配置驱动ODDR2。
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
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以下为原文

The inversion does not seem to be absorbed into the ODDR2 when I look at the technology schematics although the ODDR2 does show the inversion in the FPGA editor.
 
In post #16 in tthis thread, there is a  link to another thread which resolves your problem straight on.
 
(SPOILER ALERT)  The answer is that the so-called 'internal' inverters in the ODDR2 block are not 'internal' as far as the technology or RTL schematics are concerned.  These 'internal' inverters are, in fact, logically and physically located in the interconnect 'switchbox'.  Which brings up another, related implementation consideration:  BUFGs can connect to these inverters-in-a-switchbox, but BUFIOs cannot (in the context of Spartan-6).  If you are using BUFIOs, you must use two of them -- one non-inverting and the other inverting -- to drive the ODDR2 in a clock-forwarding configuration.
 
-- Bob Elkind
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-------------------------------------------
---时钟输出---
-------------------------------------------
- 使用ODDR2连接时钟
do_clk_b do.clk，
C1 => do_clk_b，
CE =>'1'，
D0 =>'1'，
D1 =>'0'，
Q => ao_clk_i，
R =>'0'，
S =>'0'
）;
aoclk_obuf：OBUF
港口地图（
I => ao_clk_i，
O => ao.clk
）;
ao.vid
我使用上面的代码来计时。
但是我收到关于时钟循环的警告：
警告：Xst：2016  - 在端口'do_clk_b：do_clk_b'上搜索源时钟时发现一个循环
我这样做了吗？



以下为原文

----------------------------------------------Clock Output------------------------------------------------use ODDR2 to connect the clocksdo_clk_b <= not(do.clk);aoclk_oddr : ODDR2port map(C0 => do.clk,C1 => do_clk_b,CE => '1',D0 => '1',D1 => '0',Q => ao_clk_i,R => '0',S => '0');aoclk_obuf : OBUFport map(I => ao_clk_i,O => ao.clk);ao.vid <= do.vid; I use the above code for the clocking out.  But I get a warning about clock loops:
 
WARNING:Xst:2016 - Found a loop when searching source clock on port 'do_clk_b:do_clk_b'
 
Am I doing this correctly?
 
 

建议：
在代码段中更改信号do_clk_b的名称。
发布描述如何生成时钟do_clk的代码
发布描述ao.clk连接的代码
在FPGA编辑器中打开您的设计以验证do_clk，do_clk_b是否按预期连接。
还有其他警告信息吗？
如果是，请发布。
- 鲍勃埃尔金德
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以下为原文

Suggestions:
 

• change the name of signal do_clk_b in your code snippet.
  
• post the code which describes how clock do_clk is generated
  
• post the code which describes ao.clk connections
  
• open your design in FPGA editor to verify do_clk, do_clk_b are connected as intended.
  
• Are there other warning messages?  If so, please post them.
  

-- Bob Elkind
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嗨鲍勃，附件是FPGA编辑器的接线。
好像钟表是本地连接的。
ODDR2似乎连接正确。
至于你的问题
1.更改do_clk_b的名称 - 你的意思是说XST错误地将我的符号识别为自动生成的东西吗？
我试过更改这个网络的名称，错误仍然存​​在
2.不要进入任何DCM，它只是一个带有另一个时钟信号进入BUFGMUX的外部时钟。
3. AO.clk直接连接到引脚
附图是来自fpga编辑器的连接。
5.所有其他消息均未提及此网络或与此网络相关的时钟。
当我移除ODDR2并将do.clk直接连接到ao.clk引脚时，错误消失（当然ODDR和OBUF也会消失）。
谢谢，
-J



以下为原文

Hi Bob, attached is the wiring from the FPGA editor.
 
seems like the clocks are wired locally.  The ODDR2 seems to be wired correctly.
 
As for your questions
1.  changing the name of do_clk_b - do you mean to say that XST is incorrectly identifying my symbol as something that is generated automatically?  I have tried changing the name of  this net and the error is still there
2.  Do does not go into any DCM, it is merely an external clock that goes into a BUFGMUX with another clock signal.
3.  AO.clk is connected directly to an pin
4.  Attached diagram is the connections from the fpga editor.
5.  All other messages does not mention this net or clocks related to this net.  When I remove the ODDR2 and connect do.clk directly to the ao.clk pin, the error dissappears (of course the ODDR and the OBUF dissappears as well).
 
Thanks,
-J

在代码段中更改信号do_clk_b的名称。
发布描述如何生成时钟do_clk的代码
发布描述ao.clk连接的代码
在FPGA编辑器中打开您的设计以验证do_clk，do_clk_b是否按预期连接。
还有其他警告信息吗？
如果是，请发布。
至于你的问题
1.更改do_clk_b的名称 - 你的意思是说XST错误地将我的符号识别为自动生成的东西吗？
可能，或者相同的signame在您的代码中出现不止一次
我试过更改这个网络的名称，错误仍然存​​在
错误消息是否标记了旧的手势或新的手势？
2.不要进入任何DCM，它只是一个带有另一个时钟信号进入BUFGMUX的外部时钟。
建议你发布* all *你的代码，它定义了BUFGMUX的两个时钟输入和BUFGMUX的SEL输入。
SEL输入是寄存器输出吗？
我们正在尝试帮助您调试此问题。
一些设计师发布了太多代码，一些设计师不愿意发布足够的代码。
您似乎不愿意发布足够的代码，我们需要的信息比您提供的信息多。
3. AO.clk直接连接到引脚
还有什么东西，还是只有别针？
你给了我们一个部分答案，而不是一个完整的答案。
对于它的价值，以下代码似乎代表了您认为适合披露的电路，并且它编译时没有错误或警告Spartan-6器件。
即使它是用Verilog而不是VHDL编写的，这对您来说应该是有用的信息。
module s6_forum_top（inclock_a，inclock_b，clock_sel，outclock）;
输入inclock_a，inclock_b，clock_sel;
输出超时;
电线直线;
BUFGMUX＃（。CLK_SEL_TYPE（“ASYNC”））BUFGMUX_inst（.O（intclock），// 1位输出：时钟缓冲输出.I0（inclock_a），// 1位输入：时钟缓冲输入（S = 0）
.I1（inclock_b），// 1位输入：时钟缓冲输入（S = 1）.S（clock_sel））;
// 1位输入：时钟缓冲区选择ODDR2＃（。DDR_ALIGNMENT（“NONE”），//将输出对齐设置为“NONE”，“C0”或“C1”.SRTYPE（“SYNC”）//指定“SYNC”
“或”ASYNC“设置/复位”ODDR2_inst（.Q（outclock），// 1位DDR输出数据.C0（intclock），// 1位时钟输入.C1（~inmpclock），// 1位
时钟输入.CE（1'b1），// 1位时钟使能输入.D0（1'b1），// 1位数据输入（与C0相关）.D1（1'b0），// 1-
位数据输入（与C1相关）.R（1'b0），// 1位复位输入.S（1'b0））;
// 1位设置inputendmodule
- 鲍勃埃尔金德
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以下为原文

 

• change the name of signal do_clk_b in your code snippet.
  
• post the code which describes how clock do_clk is generated
  
• post the code which describes ao.clk connections
  
• open your design in FPGA editor to verify do_clk, do_clk_b are connected as intended.
  
• Are there other warning messages?  If so, please post them.
  

As for your questions
1.  changing the name of do_clk_b - do you mean to say that XST is incorrectly identifying my symbol as something that is generated automatically?
 
possible, or the same signame appears more than once in your code
 
I have tried changing the name of  this net and the error is still there
 
Did the error message flag the old signame or the new signame?
 
2.  Do does not go into any DCM, it is merely an external clock that goes into a BUFGMUX with another clock signal.
 
Suggest you post *all* your code which defines the two clock inputs to the BUFGMUX and the SEL input to the BUFGMUX.  Is the SEL input a register output?
 
We're trying to help you debug this problem.  Some designers post too much code, some designers are reluctant to post enough code.  You seem to be reluctant to post enough code, and we need more information than what you are providing.
 
3.  AO.clk is connected directly to an pin
 
Anything else, or only the pin?  You have given us a partial answer, not a full answer.
 
For what it's worth, the following code seems to represent as much of your circuit which you have seen fit to disclose, and it compiles without errors or warnings to a Spartan-6 device.  Even though it is written in Verilog instead of VHDL,  this should be useful information for you.
 

module s6_forum_top (inclock_a, inclock_b, clock_sel, outclock);
    input        inclock_a, inclock_b, clock_sel;
    output    outclock;

    wire intclock;

   BUFGMUX #(.CLK_SEL_TYPE("ASYNC"))
   BUFGMUX_inst (
      .O     (intclock),     // 1-bit output: Clock buffer output
      .I0    (inclock_a),    // 1-bit input: Clock buffer input (S=0)
      .I1    (inclock_b),    // 1-bit input: Clock buffer input (S=1)
      .S     (clock_sel) );  // 1-bit input: Clock buffer select

   ODDR2 #(
      .DDR_ALIGNMENT("NONE"), // Sets output alignment to "NONE", "C0" or "C1"
      .SRTYPE    ("SYNC") // Specifies "SYNC" or "ASYNC" set/reset
   ) ODDR2_inst (
      .Q     (outclock),   // 1-bit DDR output data
      .C0    (intclock),   // 1-bit clock input
      .C1    (~intclock),  // 1-bit clock input
      .CE    (1'b1),       // 1-bit clock enable input
      .D0    (1'b1),       // 1-bit data input (associated with C0)
      .D1    (1'b0),       // 1-bit data input (associated with C1)
      .R     (1'b0),       // 1-bit reset input
      .S     (1'b0) );     // 1-bit set input

endmodule


-- Bob Elkind
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感谢Bob的快速回复。
对于没有发布足够的代码，我深表歉意。
我的印象是这可能是一个很好理解的问题，故障排除非常明显（即语法/编码错误）。
这是BUFGMUX的代码。
- 首先用左右时钟切换合成时钟
synth_clkl：BUFGMUX
港口地图（
O => clksyn，
I0 => clkfx，
I1 => din.clk，
S => vdet_i）;
- 注册视频输入信号，以同步定时
dout.clk
clkfx是来自DCM的合成时钟信号。
这很少被选中。
vdet_i不是注册输出。
我想了解这会对结果产生什么影响。
通常将其设置为高，这意味着选择了din.clk（并且很少更改）。
din.clk直接来自输入引脚。
该时钟用于为bufgmux之前和之后的其他触发器提供时钟。
Dout.clk最终成为更高级别模块中的do.clk。
这里有一些更多的信息。
- 该错误标记NEW信号的名称
-  AO.clk仅连接到引脚，它被重命名，因为XST在连接到外部引脚时不支持复合记录：
tx_an_clk
一个简单的问题，源时钟中的循环是什么意思？
如果存在这样的循环，我们应该在FPGA编辑器上看到什么连接？
在o



以下为原文

Thanks Bob for the quick response.  My apologies for not posting enough code.  I was under the impression that this might be a well understood problem and it would be very obvious to troubleshoot (ie. a syntax/coding error).  Here's the code for the BUFGMUX.  
 
--switch the synthetic clock with the left and right clocks firstsynth_clkl : BUFGMUXport map(O => clksyn,I0 => clkfx,I1 => din.clk,S => vdet_i);--register the video input signals, to sync timingdout.clk <= clksyn;dout.vid <= din.vid;clkfx is a synthesized clock signal from a DCM.  This is rarely selected.
vdet_i is NOT as registered output.  I'd like to understand how this affects the outcome.  Usually this is set to high, which means that din.clk is selected (and rarely changes).  din.clk comes directly from an input pin.  This clock is used to clock other flipflops before and after the bufgmux.  Dout.clk eventually becomes do.clk in the higher-up module.
 
here are some more information.
 
- The error flags the name of the NEW signal
- AO.clk is ONLY connected to a pin, it is renamed because XST doesn't support composite records when connecting to external pins:
 
tx_an_clk <= ao.clk;  --which is then defined in the UCF file 
A quick question, what is meant by a loop in the source clock?  What should we see on the FPGA editor with the connections if such a loop exists?
 
In o
 

一个简单的问题，源时钟中的循环是什么意思？
如果存在这样的循环，我们应该在FPGA编辑器上看到什么连接？
BUFGMUX输出时钟是否可能参与产生BUFGMUX选择输入的逻辑，或BUFGMUX输入时钟之一，或驱动其中一个BUFGMUX输入的DCM？
任何这些可能性都可能是“循环”
如果用简单的BUFG替换BUFGMUX（或将选择输入连接到固定逻辑'0'或'1'），警告信息是否仍然出现？
请记住，警告消息与错误消息不同。
- 鲍勃埃尔金德
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以下为原文

A quick question, what is meant by a loop in the source clock?  What should we see on the FPGA editor with the connections if such a loop exists?
 
Is it possible that the BUFGMUX output clock is involved in the logic which generates the BUFGMUX select input, or one of the BUFGMUX input clocks, or the DCM which drives one of the BUFGMUX inputs?  Any of these possibilities might be a 'loop'
 
If you replace BUFGMUX with a simple BUFG (or tie the select input to a fixed logic '0' or '1'), does the warning message still appear?
 
Keep in mind, a warning message is not the same as an error message.
 
-- Bob Elkind
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我正在使用ODDR2生成外部时钟（ISE = 13.1，Planahead = 13.1）：
clk5m_inst：ODDR2通用映射（DDR_ALIGNMENT =>“NONE”， - 将输出对齐设置为“NONE”，“C0”，“C1”INIT =>'0'， - 将Q输出的初始状态设置为“0”
或'1'SRTYPE =>“SYNC” - 指定“SYNC”或“ASYNC”设置/复位）端口映射（Q => clk_alc， -  1位输出数据C0 => clk5m， -  1位时钟
输入C1 =>不（clk5m）， -  1位时钟输入CE => n_enable_clock， -  1位时钟使能输入D0 =>'0'， -  1位数据输入（与C0相关）D1 =
>'1'， -  1位数据输入（与C1相关）R =>复位， -  1位复位输入S =>'0' -  1位置位输入）;
但是当我尝试将Q输出与Planahead程序连接时，我得到了以下消息：
“由OLOGIC_X12Y33.OSRUSED.OUT驱动的物理连接的冲突网络：U_0 ............. GROUND”
在原始ODDR2中，SET和RESET是2个输入引脚，但是Planahead将它们视为1个引脚。
我能做什么？
我可以在没有Planahead的情况下将这个FPGA引脚放在ucf文件上并且没有问题吗？
谢谢
熔点



以下为原文

I'm using ODDR2 to generate an external clock (ISE = 13.1, Planahead = 13.1):
 
clk5m_inst : ODDR2
   generic map
 (
      DDR_ALIGNMENT => "NONE",  -- Sets output alignment to "NONE","C0", "C1"
      INIT => '0',      -- Sets initial state of the Q output to '0' or '1'
      SRTYPE => "SYNC"    -- Specifies "SYNC" or "ASYNC" set/reset
 )
   port map
 (
      Q => clk_alc,      -- 1-bit output data
      C0 => clk5m,     -- 1-bit clock input
      C1 => not(clk5m),    -- 1-bit clock input
      CE => n_enable_clock,    -- 1-bit clock enable input
      D0 => '0',        -- 1-bit data input (associated with C0)
      D1 => '1',        -- 1-bit data input (associated with C1)
      R => reset,      -- 1-bit reset input
      S => '0'          -- 1-bit set input
   );
 
But when i try to connect the Q output with Planahead program I have the message:
"Conflicting nets for physical connection driven by OLOGIC_X12Y33.OSRUSED.OUT: U_0............. GROUND"
 
In the primitive ODDR2, SET and RESET are 2 input pins, but Planahead sees them as 1 pin.
What can I do?
Can I place on ucf file this FPGA pin without Planahead and without problems?
Thanks
mp