[问答]

是否有人成功地将BRAM或FIFOBRAM原语用于550MHz或更高的设计？

2166 Virtex

问答对人有帮助，内容完整，我也想知道答案 0 大家好，我正在使用带有Virtex 5 110T FPGA的ML510板。当我在其输入和输出为550MHz时放置和布线只有FIFO（fifo_generator_v_8_2）和触发器的设计时，设计无法满足时序要求。 550MHz是Virtex 5数据表中规定的最大允许频率。当我使用BRAM或FIFO_BRAM实现FIFO时，设计失败。我使用了一个选项，因此未连接的元素不会被修剪（地图阶段的-u）。根据时序报告，BRAM输出到全局路由然后到触发器的路径延迟超过了所需的时间。对于FIFO的输入也是如此，从触发器到全局路由的路径再到FIFO的输入。我很想知道是否有人成功地将BRAM或FIFOBRAM原语用于550MHz或更高的设计？有没有人在400MHz以上的任何地方获得过？如果是这样，您是否能够使用FIFO发布设计或用于实现此高频率的步骤。先谢谢你， 0
2020-6-13 15:49:32　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报江璐相关推荐 • Xilinx是否具有用于推断RAM的算法类型和原语类型？ 2105 • 是否有适用于ESP8266核心2.6.0+的LiquidCrystal_I2C库？ 192 • 请问RCR滤波的截止频率怎么算？ 4272 • ESP8266是否可以通过JTAG或SWD成功地使用J-Link进行编程和调试？ 209 • URAM和BRAM的区别是什么 4063 • ADA4860是否可以达到50倍或更高的放大倍数？ 171 • 是否有人成功地通过RTSP清除了JTAGEN或其他PIC32MZ部件 1749 • 有没有人使用Arduino IDE成功地将新代码闪烁到NodeMCU板上？ 175 • HDMI端口是否支持HDMI2.0或更高版本？ 246 • 请问BRAM或RAM访问时间的输出时间是多少？ 1808 1个回答

答案对人有帮助，有参考价值 0 我没有看过CoreGEN FIFO向导，但V5上的本机FIFO确实能够使用内置输出寄存器; UG190是V5器件的用户指南，它显示可以在FIFO18和FIFO36原语上设置属性DO_REG。如果核心生成器不允许您访问它，则只需手动实例化FIFO并设置此属性。此外，数据手册（ds205）规定FIFO原语将在-3部分（FMAX_FIFO）中运行高达550MHz。 Avrum

2020-6-13 16:29:26 评论举报陈玉筠