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假设我的Spartan-6设计包含由DCM或PLL生成的时钟提供时钟的有限状态机，在DCM / PLL实现锁定后，我是否必须重置FSM？
我担心的是，在获取锁定时，DCM / PLL输出可能以比FSM设计的频率更高的频率切换，这可能使FSM处于未定义状态。 这是一个有效的问题吗？ 干杯，盖伊。 以上来自于谷歌翻译 以下为原文 Assuming that my Spartan-6 design contains a finite state machine that is clocked by a DCM or PLL-generated clock, do I have to reset the FSM after the DCM/PLL has achieved lock? My concern is that while acquiring lock, the DCM/PLL output may toggle at a higher frequency than the one the FSM was designed for, which may put the FSM in an undefined state. Is this a valid concern? Cheers, Guy. 
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2个回答
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嘿，
是的，你可能应该。 在时钟锁定时将FSM置于复位状态，或者在锁定之前保持初始状态。 在没有锁定时钟的情况下运行FSM会产生意外结果。 / K / K 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hey, Yea you probably should. Either that or hold your FSM in a reset state while the clocks lock, or initial state until you have lock. Running through your FSM without clocks that are locked, will give unexpected results. /k /kView solution in original post |
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嘿，
是的，你可能应该。 在时钟锁定时将FSM置于复位状态，或者在锁定之前保持初始状态。 在没有锁定时钟的情况下运行FSM会产生意外结果。 / K / K 以上来自于谷歌翻译 以下为原文 Hey, Yea you probably should. Either that or hold your FSM in a reset state while the clocks lock, or initial state until you have lock. Running through your FSM without clocks that are locked, will give unexpected results. /k /k |
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