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除了在我指定的区域之外，是否可以约束设计中的所有网络以路由到处？
（我使用的是Virtex 4 FPGA） 以上来自于谷歌翻译 以下为原文 Is it possible to constraint all nets in a design to route everywhere except in an area that I specify? (i am using a Virtex 4 FPGA) 
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3个回答
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t，看看PlanAhead的功能。
您可能需要做的是使用用于加密的安全设计流程（强制红色侧和黑色侧面完全分离）。 加密的安全设计也正是满足新的安全关键系统设计要求标准所需要的。 因此，虽然还没有准备好，但它正在重新用于该用途（同样的问题，相同的解决方案）。 Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 t, Look at the features of PlanAhead. What you may need to do is use the secure design flow used for crypto (enforces total separation of red side, and black side). The secure design for crypto is also exactly what is needed to meet the new safety critical system design requirements standards. So, while it isn't ready yet, it is being re-purposed for that use (same problem, same solution).Austin Lesea Principal Engineer Xilinx San Jose |
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谢谢你的回复......但你对“红色”和“黑色边”是什么意思？
以上来自于谷歌翻译 以下为原文 Thanks for your reply...but wat do you mean with "red" and "black sides? |
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tpaskys写道：
谢谢你的回复...但是你的意思是“红色”和“黑色的边？ 在安全系统中，设计可能包括纯文本数据处理和密文处理，这两个区域在逻辑上（通常是物理上）分成所谓的“黑色”和“红色”边。 这有点荒谬，但确实如此。 ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 tpaskys wrote:In secure systems, the design might include plain-text data processing and cyphertext processing, and the two areas are logically (and often physically) separated into what is referred to as the "black" and "red" sides. It's kinda ridiculous, but there it is. ----------------------------Yes, I do this for a living. |
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