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现在工程是多个人开发维护，有的使用VHDL，有的使用Verilog，因此工程是Verilog VHDL混合结构，两部分模块有相互调用关系。在使用debussy调试时，从nTrace中添加信号到nWave（ctrl+w）中报signal路径错误，nTrace中显示信号路径是xx.xx.xx.signal1;而nWave中信号路径是xx/xx/xx/signal1.
单独使用Verilog语言或者VHDL语言没有这种错误。也就是说以上问题是两种语言相互调用时出现的。 Verilog调用VHDL模块，VHDL调用Verilog模块，有什么注意的吗？ Verdi在混合语言中有这种问题吗？ 有没有将VHDL code翻译为Verilog code的工具？ 
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