可以使用核心生成器工具为MCB生成vhdl代码吗？

1）是的，最简单的方法是将MCB用于此目的。
您可以使用Coregen为MCB生成包装器。
在您的Coregen选项中，您可以选择VHDL和Verilog。
寻找“内存接口生成器”，然后寻找MIG。
2）很少有可用于DDR2的VHDL模型。
您可以在网上找到一个，但大多数供应商仅提供Verilog。
3）请查看以下信息：
http://www.xilinx.com/support/documentation/ip_documentation/ug416.pdf
http://www.xilinx.com/support/documentation/user_guides/ug388.pdf
http://www.xilinx.com/support/documentation/boards_and_kits/xtp039.pdf
4）ISIM应该可以正常工作，如果需要，可以处理混合的Verilog / VHDL仿真。



以下为原文

1) yes, it would be easiest to use the MCB for this purpose.  You can use Coregen to generate the wrapper for the MCB.  In your Coregen options, you'll get a choice of VHDL and Verilog.  Look for "Memory Interface Generators" and then MIG.
2) There are very few VHDL models available for DDR2.  You may be able to find one on the web, but most vendors provide Verilog only.
3) Take a look at the following for information:
  http://www.xilinx.com/support/documentation/ip_documentation/ug416.pdf
  http://www.xilinx.com/support/documentation/user_guides/ug388.pdf
  http://www.xilinx.com/support/documentation/boards_and_kits/xtp039.pdf
4) ISIM should work fine and will handle the mixed Verilog / VHDL simulation if you need it.
 

谢谢你的所有建议。
当你说混合verilog / vhdl时，是否意味着我可以使用vhdl生成包装器并使用verilog仿真模型来模拟整个设计。
这是否意味着我可以在同一设计中同时使用vhdl和verilog代码并使用ISIM进行模拟。



以下为原文

Thanks for all your suggestions.
 
When u say mixed verilog/vhdl , does it mean that i can generate wrapper with vhdl and use verilog simulation model to simulate the whole design. Does it mean that i can have both vhdl and verilog code in the same design and simulate it using ISIM.

Page 63 ofhttp：//www.xilinx.com/support/documentation/sw_manuals/xilinx12_1/plugin_ism.pdf确实表明混合模式模拟可能存在一些限制。
查看更多信息。
ISim支持混合语言项目文件和混合语言模拟。
这使得
您将Verilog模块包含在VHDL设计中，反之亦然。
一些限制
申请：
“ISim支持混合语言项目文件和混合语言模拟。这使您能够在VHDL设计中包含Verilog模块，反之亦然。一些限制适用于”



以下为原文

Page 63 of http://www.xilinx.com/support/documentation/sw_manuals/xilinx12_1/plugin_ism.pdf does indicate that mixed mode simulation is possible with some restrictions.  Check it out for more information.
 
 
ISim supports mixed language project files and mixed language simulation. This enablesyou to include Verilog modules in a VHDL design, and vice versa. Some restrictionsdo apply:"ISim supports mixed language project files and mixed language simulation. This enablesyou to include Verilog modules in a VHDL design, and vice versa. Some restrictionsdo apply"
 

谢谢你的帮助。
我会检查一下。



以下为原文

Thanks for your help. I will check that.

嗨，
我试图获得DDR2（sp601上的elpida）的仿真模型用于模拟目的，但是在我看到elpida的网站上看到这个产品是EOL（生命终结）并且我无法下载verilog模型，我联系那里支持
他们把我推荐给denali（www.ememory.com）和synopsys，但他们都需要一些软件许可来运行这些模型。
任何人都可以简单地给我发送verilog模型吗？
我知道当这个产品肆意EOL我可以从网站上下载它。
谢谢！
Zvika。



以下为原文

Hi,
 
i'm trying to get a simulation model of the DDR2 (elpida on the sp601) for simulation purpose but after i saw in elpida's website that this product is EOL (end of life) and i cant download the verilog model, i contact there support and they refered me to denali (www.ememory.com) and to synopsys but both of them required some sofware license for running the models.
 
can anyone simply sent me the verilog model? i know that when this product wanst EOL i could simply download it from the site.
 
thanks!
Zvika.
 

是否有可以下载型号的等效Micron部件？
------------------------------------------“如果它不起作用
模拟，它不会在板上工作。“



以下为原文

Is there an equivalent Micron part that you can download a model for?

------------------------------------------
"If it don't work in simulation, it won't work on the board."