完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
使用了FPGA生成一张条状图,并将产生的图两个8位数据分别放进两个FIFO池(共四个),使用乒乓操作,双缓冲的方式,进行上传16位数据,FPGA端和FX3固件代码参考AN65974简单的修改,此时可以正常上传
但是如果将条状图中的数据,随时间变化,以同样方式上传出错,上位机收不到数据,error code 997 ,逻辑分析仪查看SLWR一直为有效位,FLAGB一直位高(低有效)即非满状态。 如果将用于上传一组8位数据的两个FIFO的din都置为一个reg常数,又可以正常上传数据 请问下这种是什么情况导致的,谢谢。 |
|
相关推荐
1个回答
|
|
有图吗
|
|
|
|
只有小组成员才能发言,加入小组>>
754个成员聚集在这个小组
加入小组2105 浏览 1 评论
1851 浏览 1 评论
3669 浏览 1 评论
请问可以直接使用来自FX2LP固件的端点向主机FIFO写入数据吗?
1786 浏览 6 评论
1536 浏览 1 评论
CY8C4025LQI在程序中调用函数,通过示波器观察SCL引脚波形,无法将pin0.4(SCL)下拉是什么原因导致?
568浏览 2评论
CYUSB3065焊接到USB3.0 TYPE-B口的焊接触点就无法使用是什么原因导致的?
423浏览 2评论
CX3连接Camera修改分辨率之后,播放器无法播出camera的画面怎么解决?
437浏览 2评论
383浏览 2评论
使用stm32+cyw43438 wifi驱动whd,WHD驱动固件加载失败的原因?
915浏览 2评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-23 10:48 , Processed in 1.474235 second(s), Total 78, Slave 61 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号