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由于路由问题（7000路径），XC7V2000T设备的SLR的一半设计可能会失败。
而在XC7VX690T设备上尝试相同的设计时，仅需要32个故障路径。 我们使用synplicity来合成设计。 为两个设备使用相同的合成选项。 通过分析，我们发现，与690T设备中的路由延迟（80％）相比，路径失败的路由延迟更高（90％）。 即使在使用了Vivado建议的所有24种策略之后，我们也得到了上述结果。 我只是想知道我们是否应该为2000T设备使用任何特殊选项或策略？ VinothS 以上来自于谷歌翻译 以下为原文 A design which can very much sit in half of SLR of XC7V2000T device, fails in timing due to routing issue (7000 paths). Whereas the same design when attempted on XC7VX690T device mets timing (just 32 failing paths). We use synplicity to synthesize the design. Used same synthesize option for both device. On analysis we see that failing path's routing delay is higher (90%) compared to the routing delay in 690T device (80%). Even after using all the 24 strategies suggested by Vivado, we get the above result. I am just wondering whether there is any special options or strategies that we should use for 2000T device? VinothS 
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2个回答
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嗨Vinoths，我想你的IO位置在这里发挥了更大的作用。理论上我们可以比较架构和设计的利用和实现，但在工具中RTL /工具设置的小变化发挥作用，在这里我们正在改变整个目标FPGA
所以在某种程度上比较你对我来说听起来有点棘手。除了你的帖子之外，看起来你更关心在单一单反中打包逻辑，如果这是你最终尝试那么请尝试P-block（ 楼层规划）。谢谢，Yash 以上来自于谷歌翻译 以下为原文 Hi Vinoths, I guess your IO placement is playing bigger role here. Theoretically we can compare that the architecture and the utilization and implementation of design, but in tool small change in RTL/tool settings plays role and here we are changing the entire targeting FPGA so comparing in a way the you have done sound little bit tricky to me. Apart from that from your post looks like you are more concerned to pack logic in single SLR, if this is ultimately you are trying to then please try P-block (floor planning). Thanks, Yash |
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Yash，是的，我使用过P-block。
它仅用于将单个SLR中的逻辑打包以匹配690T设备。 但是，相邻的SLR.VinothS中只有少数IO 以上来自于谷歌翻译 以下为原文 Yash, Yes I have used P-block. It was done solely for packing the logic in single SLR to match 690T device. But yes few IOs are in adjacent SLRs. VinothS |
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