完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
3644
|
我收到此消息“无法打开结构网表，因为没有指定结构源文件。支持Edif，ngc，ngo和veriolg结构netlsits”
当我在Kintex设计上运行Vivado 2017.1中的实现时会发生这种情况。 我可以实现的唯一方法是重启我的电脑并重新运行整个过程。 什么是抱怨，如果在没有重新启动我的电脑的情况下再次发生，我该如何解决这个问题 以上来自于谷歌翻译 以下为原文 I got this message "Cannot open structural netlist because no structural source files were specified. Edif, ngc, ngo and veriolg structural netlsits are supported" This occur when I run Implementation in Vivado 2017.1 on my Kintex design. The only way that I can implement is to reboot my PC and rerun the whole process again. What is it complaining and how do I resolve this if this happen again without rebooting my PC 
0
|
|
相关推荐
5个回答
|
|
|
@ tchin123由于防病毒程序或其他一些文件系统问题，我遇到了这个问题。
vitorian.com ---我们这样做很有趣。 总是给予赞誉。 如果您的问题得到解答，请接受解决方案。我不会回复个人信息 - 请改用论坛。 以上来自于谷歌翻译 以下为原文 @tchin123 I've ran across this because of an antivirus program or some other filesystem issue. vitorian.com --- We do this for fun. Always give kudos. Accept as solution if your question was answered. I will not answer to personal messages - use the forums instead. |
|
|
|
|
|
|
|
|
|
|
|
@ tchin123我总是排除驱动器，我有扫描的数据/ Xilinx可执行文件。
或者尝试禁用病毒扫描程序一小时，然后重新运行。 但如果这是你的问题，我会感到惊讶。 我只是在这里做出回应，因为我看到你的其他帖子有同样的问题，只是投入了一些可能性。 vitorian.com ---我们这样做很有趣。 总是给予赞誉。 如果您的问题得到解答，请接受解决方案。我不会回复个人信息 - 请改用论坛。 以上来自于谷歌翻译 以下为原文 @tchin123 I always exclude the drive I have my data/Xilinx executables from scanning. Or try disabling your virus scanner for an hour and rerun. But I would be surprised if this is your problem. I am just responding here because I saw other posts of yours with the same question and just threw some possibilities in. vitorian.com --- We do this for fun. Always give kudos. Accept as solution if your question was answered. I will not answer to personal messages - use the forums instead. |
|
|
|
|
|
不管怎么说，还是要谢谢你，
我所知道的是重新启动并重新编译设计，它就消失了。 不太确定错误正在寻找什么。 它提到了缺少网表但总是通过合成但实现挂起 以上来自于谷歌翻译 以下为原文 thanks anyway, all I know is to reboot and recompile the design and it goes away. Not really sure what the error is looking for though. It mentioned about missing netlist but synthesis always passed but implementation hangs |
|
|
|
|
|
嗨@ tchin123，
合成可以通过，因为它可以将缺少的网表“声明”为黑盒子，而实现需要知道黑盒子里面的内容。 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 以上来自于谷歌翻译 以下为原文 Hi @tchin123, Synthesis can pass because it can "declare" the missing netlist as a blackbox while implementation needs to know what is inside the black box. Florent Product Application Engineer - Xilinx Technical Support EMEA ------------------------------------------------------------------------------------------------------------------------ Don't forget to reply, kudo, and accept as solution. |
|
|
|
|
只有小组成员才能发言，加入小组>>
2383 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2263 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2430 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
756浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
545浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
366浏览 1评论
1963浏览 0评论
682浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
10541
