[问答]

添加Chipscope会导致错误

问答对人有帮助，内容完整，我也想知道答案 0 我有一个与Synopsys Protocompiler合成的设计。目标是XilinxXC7VX980TFFG1926-2，使用不到40％的luts。 Vivado没有问题，没有Chipscope。当我添加带有38个探针和4k样本深度的ILA时，Vivado失败并出现以下错误：启动功率优化TaskINFO：[Pwropt 34-132]跳过具有周期的时钟的时钟门控错误：[Pwropt 34-195]功率优化遇到错误：'错误：[通用17-70]应用程序异常：LUT超过6 输入。跳过功率优化。是什么导致这个错误？以上来自于谷歌翻译以下为原文 I have a design that is synthesized with Synopsys Protocompiler. The target is a Xilinx XC7VX980TFFG1926-2 and uses less then 40% of the luts. Vivado has no problem without Chipscope. When I add an ILA with 38 probes and 4k sample depth Vivado fails with the following error : Starting Power Optimization Task INFO: [Pwropt 34-132] Skipping clock gating for clocks with a period < 3.12 ns. ERROR: [Pwropt 34-195] Power optimization encountered an error: 'ERROR: [Common 17-70] Application Exception: LUT with more than 6 inputs '. Skipped power optimization. What causes this error? 0
2018-10-30 11:16:13　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答举报贾熹相关推荐 • 添加ChipScope标志信号没有断言 1801 • Chipscope许可证收到错误 3771 • 是否可以使用TCL删除未连接的Chipscope信号？ 2848 • 使用Chipscope运行ISE时出现许可错误 3002 • 使用VIO IP在ISE Design SUite软件中调试时遇到以下错误该怎么办？ 2542 • chipscope13.1错误 6729 • 无法启动ISE 14.4 Chipscope怎么办？ 3346 • FPGA中ChipScope时钟显示问题 6849 • chipscope时钟设置问题 4499 • 如何解决使用ChipScope Analyzer时遇到的麻烦？ 2153 2个回答

答案对人有帮助，有参考价值 0 你好@ meessen 你用ILA探测时钟网了吗？ 2.减少ILA探测器的数量，并尝试在设计上运行opt_design 3.共享完整的日志文件，这可能有助于调试问题。谢谢，维奈 -------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题？？如果没有，你应该在发布之前。此外，MARK这是一个答案，以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。以上来自于谷歌翻译以下为原文 Hi @meessen 1. Did you probe the clock net using ILA? 2. Reduce number of ILA probes and try running opt_design on the design 3. Share the complete log file which may help in debugging the issue. Thanks, Vinay -------------------------------------------------------------------------------------------- Have you tried typing your question in Google? If not you should before posting. Also, MARK this is as an answer in case it helped resolve your query/issue.Give kudos to the post that helped you to find the solution.

2018-10-30 11:23:29 评论举报姚庭芳

答案对人有帮助，有参考价值 0 嗨@ meessen，请尝试以下步骤，让我们知道结果：删除调试核心，然后在Synplify中生成.edf文件将.edf文件添加到Vivado 使用“设置调试”插入ILA 谢谢，Arpan 谢谢，Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ 以上来自于谷歌翻译以下为原文 Hi @meessen, Please try the following steps and let us know the outcomes: Remove debug core and then generate .edf file in Synplify Add .edf file to Vivado Use "set up debug" to insert ILA Thanks, Arpan Thanks, Arpan ---------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ----------------------------------------------------------------------------------------------

2018-10-30 11:30:55 评论举报吕钢格