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电子发烧友论坛|
大家好。
我使用VIO IP在ISE Design SUite软件中调试设计。 当我运行工具有以下错误： 检查扩展设计...错误：NgdBuild：604 - 类型为'chipscope_vio'的逻辑块'vio_1'无法解析。 引脚名称拼写错误可能导致此问题，缺少edif或ngc文件，块名称与edif或ngc文件名之间的大小写不匹配，或者类型名称的拼写错误。 目标'spartan6'不支持符号'chipscope_vio'.ERROR：NgdBuild：604 - 无法解析类型为'chipscope_icon'的逻辑块'icon_1'。 引脚名称拼写错误可能导致此问题，缺少edif或ngc文件，块名称与edif或ngc文件名之间的大小写不匹配，或者类型名称的拼写错误。 目标'spartan6'不支持符号'chipscope_icon'。 我发现在互联网上，有一些方法来解决这个问题，但仍然没有成功。 任何人有最好的方法请告诉我...非常感谢你.. 我现在正在使用ISE 13.4 .. 
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11个回答
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嗨@nguyentruong
删除顶级文件中的以下代码 module chipscope_icon（CONTROL0）; inout [35：0] CONTROL0; endmodule 模块chipscope_vio（CONTROL，CLK，ASYNC_IN，ASYNC_OUT，SYNC_IN，SYNC_OUT）; inout [35：0] CONTROL;输入CLK;输入[7：0] ASYNC_IN;输出[7：0] ASYNC_OUT;输入[7：0] SYNC_IN;输出[7：0] SYNC_OUT; endmodule 还要将VIO和ICON实例重命名为XCO文件的名称。 在此之后，您将能够在源窗口中的顶级Verilog文件下看到XCO文件。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） 在原帖中查看解决方案 |
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https://forums.xilinx.com/t5/Implementation/ERROR-NgdBuild-604-logical-block/td-p/30966http://www.xilinx.com/support/answers/38262.htmlhttps://forums。
xilinx.com/t5/Design-Tools-Others/ERROR-NGDBUILD-604-while-building-system-in-FPGA-in-the-loop-FIL/td-p/237960 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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你好@ nguyentruong。
请检查您是否包含.ngc文件。 还可以在翻译属性中启用“宏搜索路径”选项。 谢谢，Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
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@arpansur
当我将.ngc文件添加到项目中时，系统报告“.ngc文件已经在项目中，无法再添加” 我将所有.ngc文件的路径添加到宏搜索路径选项中，但是，ussue仍然无法解决。 当我运行合成时，有一个错误“非法重新声明模块。”。 所以我改变了模块的名称。 我可以这样做导致运行工具时出现错误吗？ 谢谢你...... |
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@balkrisin atdition，在http://www.xilinx.com/support/answers/38262.html方法中，
想要添加“Verilog（* box_type =”user_black_box“*）系统u1（...）的”“系统U1（...）”中的内容; “ 谢谢.... |
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你好@ nguyentruong
我在您发布的层次结构视图中看不到VIO ICON IP XCO文件。 您可以尝试添加这些XCO文件，看看它是否有帮助？ 一个 您是否在adder_top3.v文件中定义了VIO和ICON模块？ 你能在这里上传这个adder_top3.v文件吗？ 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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请参阅这些文档http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/ug750.pdfhttp://www.xilinx.com/support/documentation/sw_manuals/xilinx11/chipscope_pro_sw_cores_ug029.pdf
谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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abc.xco和abcd.xco文件是Icon和VIO文件。
创建这些文件时，我设计的Icon模块名称为“abc”，VIO Ip名称为“abcd”。 然后，当运行合成时，出现错误“模块错误的非法重新声明。”。 所以我将模块的名称更改为“chipscope_icon”。 chipscope_icon icon_1（.CONTROL0（CONTROL_0）// INOUT BUS [35：0]）; chipscope_vio vio_1（.CONTROL（CONTROL_0），// INOUT BUS [35：0] .CLK（clk1），// IN .ASYNC_IN（ASYNC_IN），// IN BUS [7：0] .ASYNC_OUT（ASYNC_OUT），// OUT BUS [7：0] .SYNC_IN（SYNC_IN），// IN BUS [7：0] .SYNC_OUT（SYNC_OUT）// OUT BUS [7：0]）; module chipscope_icon（CONTROL0）; inout [35：0] CONTROL0; endmodule 模块chipscope_vio（CONTROL，CLK，ASYNC_IN，ASYNC_OUT，SYNC_IN，SYNC_OUT）; inout [35：0] CONTROL;输入CLK;输入[7：0] ASYNC_IN;输出[7：0] ASYNC_OUT;输入[7：0] SYNC_IN;输出[7：0] SYNC_OUT; endmodule 上面的代码是我设计中的VIO和ICON模块 谢谢你...... |
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嗨@nguyentruong
删除顶级文件中的以下代码 module chipscope_icon（CONTROL0）; inout [35：0] CONTROL0; endmodule 模块chipscope_vio（CONTROL，CLK，ASYNC_IN，ASYNC_OUT，SYNC_IN，SYNC_OUT）; inout [35：0] CONTROL;输入CLK;输入[7：0] ASYNC_IN;输出[7：0] ASYNC_OUT;输入[7：0] SYNC_IN;输出[7：0] SYNC_OUT; endmodule 还要将VIO和ICON实例重命名为XCO文件的名称。 在此之后，您将能够在源窗口中的顶级Verilog文件下看到XCO文件。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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只有小组成员才能发言，加入小组>>
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