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我正在做四个32位数据AXI从地址0x1000_0000开始写入DDR存储器,然后是四个32位数据AXI读取。
读数据不正确(即每隔一个字重复一次)。 AXI地址AXI写数据AXI读数据 1000_0000 0x0 0x1 1000_0004 0x1 0x1 1000_0008 0x2 0x3 1000_000C 0x3 0x3 就好像,它作为64位事务,写入地址1000_0004,覆盖地址1000_0000中的数据。 你能告诉我,会出现什么问题吗? 以上来自于谷歌翻译 以下为原文 I'm doing four 32 bit data AXI writes to the DDR memory starting from address 0x1000_0000, followed by four 32 bit data AXI reads. The read data is not correct (i.e. it is repeated for every other word). AXI Address AXI write Data AXI read Data 1000_0000 0x0 0x1 1000_0004 0x1 0x1 1000_0008 0x2 0x3 1000_000C 0x3 0x3 It is as if, it goes as a 64-bit transaction, and the write to address 1000_0004, overwrites the data in address 1000_0000. Could you tell me, what could be going wrong? |
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2个回答
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显示您的代码和/或模拟波形。
你是从PL那里做的吗(即不是从PL写,从PS读)? 你确定你正确使用wstrb信号吗? 你确定你的通道信号正确完成吗?你的代码的一种方法是模拟你的主人对抗AXI BFM。 是你做的吗? - 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 以上来自于谷歌翻译 以下为原文 show your code and/or simulation waveforms. Are you doing this solely from PL (ie not write from PL, read from PS) ? Are you sure you're using the wstrb signals correctly? Are you sure you aw channel signalling is done properly? One way to your code is to simulate your master against an AXI BFM. Did you do that?- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. |
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是的,我只是从PL那里做的。
正确生成WSTRB信号并使用AXI BFM进行模拟。 问题证明,在我们的FSBL中,axi_hp.AFI_ {RD,WR} CHAN_CTRL [32BitEn]被设置为0,从而使 事务是64位的。 一旦修复在FSBL中完成,它就开始工作了。 以上来自于谷歌翻译 以下为原文 Yes, I'm solely doing it from PL. WSTRB signals were generated correctly and simulated with AXI BFM as well. The problem turns out to be, in our FSBL, the axi_hp.AFI_{RD, WR}CHAN_CTRL [32BitEn] is getting set to 0, thereby making the transaction to be a 64 bit one. Once, the fix is made in the FSBL, it started working. |
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