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幸运的是，isee“Zynq-7000示例设计 - 使用Master AXI GP访问AXI Slave的CPU吞吐量”。
以下列表是结果。 我能否得出结论，使用Master AXI GP访问AXI Slave的CPU吞吐量是50 * 32bit = 200MB / s？ 谢谢你纠正我！ 吞吐量 类型 FCLK周期 CPU周期 时间（nS） 强有序 可共享的设备 3 14 20 
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4个回答
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S，
也许。 还在运行什么？ 你有操作系统吗？ 什么是所有时钟频率（CPU，高速缓存，OCM，DDR，PL AXI等）？ 数据来自哪里（来自）？ 所有这些都会降低基本速度。 一般来说，您必须设置所需的内容，然后对其进行测量以发现上述所有问题的答案。 尝试它会快得多，而且当系统变得复杂时几乎不可能预测结果。 充其量，您可以更好地预测性能，并且您也可以更好地尝试不同的解决方案（流式传输与非流式传输，不同的突发长度，使用HP端口，使用ACP等）。 如果您有一个明确定义的“假设”场景，您的Xilinx处理器专家FAE可以帮助您预测性能（他们刚刚接受过使用新的性能预测工具的培训，该工具在Zynq zc702 pcb上运行，具有协同仿真和 装备报告回来）。 Austin Lesea主要工程师Xilinx San Jose 在原帖中查看解决方案 |
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S，
也许。 还在运行什么？ 你有操作系统吗？ 什么是所有时钟频率（CPU，高速缓存，OCM，DDR，PL AXI等）？ 数据来自哪里（来自）？ 所有这些都会降低基本速度。 一般来说，您必须设置所需的内容，然后对其进行测量以发现上述所有问题的答案。 尝试它会快得多，而且当系统变得复杂时几乎不可能预测结果。 充其量，您可以更好地预测性能，并且您也可以更好地尝试不同的解决方案（流式传输与非流式传输，不同的突发长度，使用HP端口，使用ACP等）。 如果您有一个明确定义的“假设”场景，您的Xilinx处理器专家FAE可以帮助您预测性能（他们刚刚接受过使用新的性能预测工具的培训，该工具在Zynq zc702 pcb上运行，具有协同仿真和 装备报告回来）。 Austin Lesea主要工程师Xilinx San Jose |
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感谢您的回答！
在PL中实现MIG Core后，CPU（A9）可以通过AXI GP访问externalDDR。 从CPU到外部DDR（zynq-7020-1）的吞吐量是多少？ 哪个是瓶颈，AXI GP还是DDR？ |
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S，
全部或全部。 它正在运行。 它是爆裂长度。 这是DDR中数据的组织方式。 它可能要花一年时间才能回答，或者你可以通过自己尝试来更快地完成它。 重新阅读我的帖子。 Austin Lesea主要工程师Xilinx San Jose |
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只有小组成员才能发言，加入小组>>
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