可以强制PAR改善已完全布线设计的时序吗？

刚发现whatsmartGuide实际上是..
我会试着看看它是否能改善时机。



以下为原文

Just found out what smartGuide actually is..
 
I'll give it a try to see if it can improve timing.

您是否尝试按照标准警告的建议运行与“-xe c”相同的标准？
这超越了它放弃对抗拥堵的时机的行为。
Par确实使用-k选项具有可重入模式，但我会首先尝试“-xe c”。



以下为原文

Have you tried running par with "-xe c" as recommended by the par warning? That overrides the behavior where it gave up on timing to fight congestion. Par does have a reentrant mode using the -k option but I would try "-xe c" first.

嗯，是...
但是，我怎么能得到完全相同的信息（等待半天后......？）：
开始：“Place＆amp; Route”。运行par ...命令行：par -w -intstyle ise -ol high -xe c -smartguide“C：/work/xxx/cpu_top_guide.ncd”-mt 4 cpu_top_map.ncd cpu_top
.ncd cpu_top.pcf
警告：参数：492  -  SmartGuide流不支持多线程（“-mt”选项）。
PAR将只使用一个处理器。
约束文件：cpu_top.pcf。在环境C： Xilinx  13.4  ISE_DS  ISE 中从文件'6vlx240t.nph'获取应用程序Rf_Device的设备。
“cpu_top”是NCD，版本3.2，设备xc6vlx240t，包ff1156，速度-1INFO：Par：338  - 额外努力级别“c”ontinue不是运行时优化的工作级别。
它旨在用于不满足时序但设计人员希望工具继续迭代设计直到无法进一步提高设计速度的设计。
这可能导致非常长的运行时间，因为即使无法满足​​时间规格，工具也将继续改进设计。
如果您正在寻找从长期但合理的运行时间获得的最佳设计速度，请使用额外努力级别“n”ormal。
当设计速度改进缩小到预计不会达到时间规格时，它将停止迭代设计。
加载数据库..
。
。
。
。
。
启动路由器
阶段1：37343未布线;
实时：5分5秒
阶段2：5772未布线;
实时：5分34秒
阶段3：148未布线;
实时：6分23秒
阶段4：4041未布线;
（设置：0，保持：2446，组件切换限制：0）实时：7分51秒中级状态：236未布线;
实时：6小时11分6秒
中级状态：223未布线;
实时：6小时48分2秒
中级状态：243未布线;
实时：7小时26分43秒
中级状态：未通过;
实时：8小时10分钟
中级状态：280未分配;
实时：8小时59分钟5秒
中级状态：299未通过;
实时：9小时49分36秒
中级状态：280未分配;
实时：10小时49分钟24秒
警告：路由：463  - 路由器检测到非常密集，拥挤的设计。
路由器极不可能完成设计并满足您的要求。
为防止运行时间过长，路由器将以部分路由设计退出。
此行为将允许您更早地识别困难的设计。
这种行为的原因要么是过于困难的约束，要么在这个设备中加入太多逻辑，要么是实现问题。
如果您更喜欢完全路由设计，请简化约束（如果有），从设计中删除一些逻辑，或者在再次运行路由器之前更改位置。
如果您愿意接受长时间运行，请设置选项“-xe c”以覆盖当前行为。警告：路由：543  - 此设计遇到路由拥塞。
有关解决此问题的指导原则和技术，请参阅www.xilinx.com上的Xilinx路由优化白皮书WP381。警告：路由：563  - 路由器无法解决保持错误
阶段5：303未布线;
（设置：395708，保持：1816，组件切换限制：0）实时：11小时8分15秒路由器完成总实时：11小时8分17秒路由器完成的总CPU时间：11小时7分钟
看到只有几百个信号导致问题，这有点好笑......



以下为原文

Well, yes...
 
But how on earth can I be getting the exact same message (after waiting for half a day..?):
 
 
Started : "Place & Route".
Running par...
Command Line: par -w -intstyle ise -ol high -xe c -smartguide "C:/work/xxx/cpu_top_guide.ncd" -mt 4 cpu_top_map.ncd cpu_top.ncd cpu_top.pcf
 
 
WARNING:Par:492 - Multi-threading ("-mt" option) is not supported for the SmartGuide flow. PAR will use only one
processor.

Constraints file: cpu_top.pcf.
Loading device for application Rf_Device from file '6vlx240t.nph' in environment C:Xilinx13.4ISE_DSISE.
"cpu_top" is an NCD, version 3.2, device xc6vlx240t, package ff1156, speed -1
INFO:Par:338 -
Extra Effort Level "c"ontinue is not a runtime optimized effort level. It is intended to be used for designs that are
not meeting timing but where the designer wants the tools to continue iterating on the design until no further design
speed improvements are possible. This can result in very long runtimes since the tools will continue improving the
design even if the time specs can not be met. If you are looking for the best possible design speed available from a
long but reasonable runtime use Extra Effort Level "n"ormal. It will stop iterating on the design when the design
speed improvements have shrunk to the point that the time specs are not expected to be met.
 
Loading database..
.
.
.
.
.
Starting Router

Phase 1 : 37343 unrouted; REAL time: 5 mins 5 secs
Phase 2 : 5772 unrouted; REAL time: 5 mins 34 secs
Phase 3 : 148 unrouted; REAL time: 6 mins 23 secs
Phase 4 : 4041 unrouted; (Setup:0, Hold:2446, Component Switching Limit:0) REAL time: 7 mins 51 secs
Intermediate status: 236 unrouted; REAL time: 6 hrs 11 mins 6 secs
Intermediate status: 223 unrouted; REAL time: 6 hrs 48 mins 2 secs
Intermediate status: 243 unrouted; REAL time: 7 hrs 26 mins 43 secs
Intermediate status: 263 unrouted; REAL time: 8 hrs 10 mins
Intermediate status: 280 unrouted; REAL time: 8 hrs 59 mins 5 secs
Intermediate status: 299 unrouted; REAL time: 9 hrs 49 mins 36 secs
Intermediate status: 280 unrouted; REAL time: 10 hrs 49 mins 24 secs
WARNING:Route:463 - The router has detected a very dense, congested design. It is extremely unlikely the router will be able to finish the
design and meet your requirements. To prevent excessive run time the router will exit with a partially routed design. This behavior will
allow you to identify difficult designs earlier. The cause of this behavior is either overly difficult constraints, putting too much
logic into this device, or an issue with the implementation. If you would prefer a fully routed design, ease the constraints (if any),
remove some logic from the design, or change the placement before running router again. If you are willing to accept a long run time, set
the option "-xe c" to override the present behavior.
WARNING:Route:543 - This design is experiencing routing congestion. Please review the Xilinx Routing Optimization White Paper, WP381 on
www.xilinx.com, for guidelines and techniques in resolving this issue.
WARNING:Route:563 -
Router will not fix hold error
Phase 5 : 303 unrouted; (Setup:395708, Hold:1816, Component Switching Limit:0) REAL time: 11 hrs 8 mins 15 secs
Total REAL time to Router completion: 11 hrs 8 mins 17 secs
Total CPU time to Router completion: 11 hrs 7 mins
 
It's a bit funny to see that only a few hundred signals are causing the problem...
 

我也试过删除SmartGuide，所以：
命令行：map -intstyle ise -p xc6vlx240t-ff1156-1 -w -logic_opt off -olhigh -xe c -t 2 -xt 0 -register_duplication off -r 4 -global_opt off -mt 2-detail -ir off -ignore_keep_hierarchy  -
pr b -lc off -power off -ocpu_top_map.ncd cpu_top.ngd cpu_top.pcf
在地图期间导致相同的讨厌包装错误..
我还尝试使用smartXplorer定时策略。
看看我得到了什么：
StrategyHostOutputStatusTimingScoreWorst CaseSlackLutsSliceRegistersTotalRunTime
MapRegDup
XXX
RUN3
完成
2219577
-3.130ns
99,266（65％）
108,399（35％）
18小时7分57秒
MapRunTime
XXX
RUN1
失败的标准杆
没有
-6.615ns
98,898（65％）
108,367（35％）
15小时26分34秒
MapIOReg
XXX
RUN2
地图失败
没有
没有
没有
没有
1小时33分9秒
MapExtraEffortIOReg
XXX
run4
失败的标准杆
没有
-6.591ns
95,966（63％）
108,361（35％）
16小时41分45秒
MapLogOptRegDup
XXX
run5
地图失败
没有
没有
没有
没有
1小时48分41秒
MapExtraEffort2
XXX
RUN6
地图失败
没有
没有
没有
没有
1小时44分26秒
MapLogicOpt
XXX
run7
地图失败
没有
没有
没有
没有
1小时34分8秒
Map Failes表示包错误，par失败意味着几百个信号未被路由，一个通过ok但是失败的时间。
难以置信的。



以下为原文

I also tried removing the SmartGuide, so:
Command Line : map -intstyle ise -p xc6vlx240t-ff1156-1 -w -logic_opt off -ol
high -xe c -t 2 -xt 0 -register_duplication off -r 4 -global_opt off -mt 2
-detail -ir off -ignore_keep_hierarchy -pr b -lc off -power off -o
cpu_top_map.ncd cpu_top.ngd cpu_top.pcf
 
resulted in the same nasty pack error during map..
 
I also tried smartXplorer usinf the timing strategies. Have a look on what I get:
 
StrategyHostOutputStatusTiming 
ScoreWorst Case 
SlackLutsSlice 
RegistersTotal 
RunTimeMapRegDupXXXrun3Done2219577-3.130ns99,266 (65%)108,399 (35%)18h 7m 57sMapRunTimeXXXrun1Failed ParNone-6.615ns98,898 (65%)108,367 (35%)15h 26m 34sMapIORegXXXrun2Failed MapNoneNoneNoneNone1h 33m 9sMapExtraEffortIORegXXXrun4Failed ParNone-6.591ns95,966 (63%)108,361 (35%)16h 41m 45sMapLogOptRegDupXXXrun5Failed MapNoneNoneNoneNone1h 48m 41sMapExtraEffort2XXXrun6Failed MapNoneNoneNoneNone1h 44m 26sMapLogicOptXXXrun7Failed MapNoneNoneNoneNone1h 34m 8s
Map Failes means the pack error, par failed means a few hundred signals unrouted and one pass ok but failing timing.
Unbelievable.
 

我的设计有70 +％的LUT使用率（V6也是如此），并且因为它原来是ASIC RTL代码，所以组合逻辑太多了。
我设定频率：20M。
结果是：我总是遇到像你一样的拥塞设计警告，PR无法完成。
也许我们不能将太大的设计放入芯片中，并期望它可以完成PR。



以下为原文

My design has 70+% LUT usage (V6, too), and since it's ASIC RTL code originally, there is too much combinational logic. I set frequency: 20M. The result is: I always met congest design warning just like you, and PR can't finish. Maybe we just can't put a too large design into a chip, and expect it can finish PR.