完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
嗨，
我在设计的放置和布线方面遇到了问题。 我正在使用Virtex 6 FPGA，开发工具是ISE 12.2。 切片LUT利用率为40％。 在综合选项中，优化目标已设置为“速度”。 设计中没有分区。 合成，翻译和制图是成功的，而地点和路线即使在2天后也没有完成！ 控制台显示有关高密度和拥挤设计的消息。 此外，我的PC使用i3处理器，并具有4GB RAM。 流程属性中是否有一些可以加速PAR的设置？ 请帮忙... 
0
|
|
相关推荐
5个回答
|
|
|
嗨，
我认为您还应该从编码风格的角度交叉检查您的设计并尝试PlanAhead 请检查以下链接是否有帮助。 http://amber.feld.cvut.cz/fpga/stazene_materialy/xc_timing55.pdf 问候， Vanitha。 -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
|
|
|
|
|
嗨，
尝试使用拥塞减少选项在设计上运行smartxplorer。 有关详细信息，请参阅以下指南：http：//www.xilinx.com/support/documentation/sw_manuals/xilinx14_6/devref.pdf(page no.156） 谢谢 -------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题？ ？ 如果没有，你应该在发布之前。 此外，MARK这是一个答案，以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 |
|
|
|
|
|
如果您想分享测试用例，我们可以在最新版本中查看
|
|
|
|
|
|
|
|
|
|
|
|
很少有建议可以帮助：
1.确保项目首先满足时间要求。 如果没有，map和par将尝试更多的努力和更多的时间。 2.如果某些关键路径由于约束交互而受到过度约束，那么纠正它是有意义的。 3.通过以下方式找到该项目的最佳策略： - SmartXplorer - CostTable（更多信息请访问：http：//www.xilinx.com/support/answers/35534.htm） 4.从成功运行中锁定时钟放置约束 5. Smartguide也可以提供帮助。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2461 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1158浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
584浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
450浏览 1评论
2005浏览 0评论
729浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1507
评论
淘帖
1317
