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王焕锁

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他的提问 167 他的回答 232 去回答

回答了问题 2020-8-27 11:39

应该驱动USRCCLKO以启用CFGMCLK输出吗？

khsahdwu

@aobeid：以下是MicroZed的一个小例子，它结合了STARTUPE2的两个特性，使得闪烁单个且只有DCD导通在MicroZed上，由CFGMCLK输出提供时钟。希望能帮助到你，赫伯特 --------------是的，我这样做是为了好玩！ ...
回答了问题 2020-8-27 08:14

如何与具有两个IO的SRAM具有相同的时钟输出频率？

armortech

@kumarmurugan 感谢您的更新，但我已经假设您有两个SRAM（SRAM1和SRAM2），而不是一个连接两个时钟输入的SRAM。最好，赫伯特 --------------是的，我这样做是为了好玩！ ...
回答了问题 2020-8-27 07:54

如何与具有两个IO的SRAM具有相同的时钟输出频率？

armortech

嘿@kumarmurugan 如果您有两个IO而不是一个用于时钟输出，那么FPGA侧将没有太大差异。但是当您重新设计时（至少这是我所理解的），确保每个SRAM位于单独的（最好是专用的）IO模块上以改善切换和时序可能是个好主意 ...
回答了问题 2020-8-26 15:39

vivado设备视图与包视图相反？

60user55

嘿@haitaox，在您看来，他们都是我的照片中的顶级视图。是的恕我直言，他们在某种意义上都是“顶级观点”，但请继续阅读...... 我很好奇这些引脚远离芯片到封装。将芯片倒置在封装中并不太常见，特别是对于较大的 ...
回答了问题 2020-8-26 15:39

如何将脉冲重新置于FPGA逻辑？

wangrubing

您好@hpoetzl，在什么之后，一个时钟引脚？哈！不，我的CPLD还有很多其他引脚。我使用CPLD访问JTAG链，例如用于开发的板载编程pod，为FPGA加载闪存，以及用作系统读写的命令/控制。问题是我没有任何备用引脚到F ...
回答了问题 2020-8-26 15:27

vivado设备视图与包视图相反？

60user55

我会说设备视图大致是模具从顶部看起来的样子，但这并不意味着它没有以相反的方式安装在包装内。你为什么在乎？最好，赫伯特 --------------是的，我这样做是为了好玩！ ...
回答了问题 2020-8-26 15:17

如何将脉冲重新置于FPGA逻辑？

wangrubing

嘿@ student410 我有一个CPLD和一个FPGA。 CPLD向FPGA发送时钟。到现在为止还挺好 ... 我还需要一个触发信号去FPGA，但我的引脚用尽了。在什么之后，一个时钟引脚？在发送它作为FPGA中的触发脉冲之前，我已经想到 ...
回答了问题 2020-8-26 15:05

vivado设备视图与包视图相反？

60user55

嘿@haitaox，如果右键单击包视图窗口，则会出现一个弹出菜单，您可以在其中进行更改。 “显示底部视图”或“显示顶部视图”取决于您当前的视图。还有一个“Show World View”，对于较大的包装来说非常好。希望这 ...
回答了问题 2020-8-26 09:57

请问如何在FPGA上创建任何波形？

yzmalysys

嘿@ tylerheaton16，我对6位的意思是，如果我有6条输出线进入我的芯片，那么我希望每条线的每个时钟周期取6位中的1位，这意味着在一个时钟周期内我读出一个样本现在很清楚了。下一次，更容易说，你有一个6位宽的 ...
回答了问题 2020-8-26 09:24

有哪些资源可用于在引脚上创建可调输出延迟？

sdfasda

嘿@gvirbila，因此我的码片速率约为25.4 MHz，相当于大约40 ns的周期。这意味着您需要的不仅仅是ODELAYE2。我仍然需要获得所需的最大延迟的规格。只要它超过2.5ns就没关系包括OSERDESE2和ODELAYE2，我是否能够 ...
回答了问题 2020-8-26 09:13

请问如何在FPGA上创建任何波形？

yzmalysys

嘿@ tylerheaton16，需要有6个输出，我只选择分辨率为6，所以每个时钟周期我们得到一个完整的样本不确定你的意思，因为解决方案和期限通常是无关的。无论如何，你想要的是某种形式的直接数字合成（DDS），你在每 ...
回答了问题 2020-8-26 09:02

有哪些资源可用于在引脚上创建可调输出延迟？

sdfasda

嘿@gvirbila，有哪些资源可用于在引脚上创建可调输出延迟？在7系列FPGA中，有一个ODELAYE2原语，允许您控制32个步骤的延迟，每个78.125ps，总共2.5ns。如果您需要更大范围的调整，可以将它与另一个原语OSERDESE2 ...
回答了问题 2020-8-26 08:11

IBERT软件或Artix FPGA存在问题？

411easddzf

嘿@venkata，当IBERT示例未被修改时，您是否得到相同的观察结果？不，因为使用未修改的IBERT示例，en_gtpwr不高，因此MGT_CLK未运行。谢谢，赫伯特 --------------是的，我这样做是为了好玩！ ...
回答了问题 2020-8-25 16:10

如何正确检测双极性电压？

苏州光格

嘿萨拉，这种偏差可以通过AMS101评估卡完成吗？不幸的是，AMS101不为XADC输入提供偏置。或者，我需要为它设计一个电路？你必须这样做。最好，赫伯特 --------------是的，我这样做是为了好玩！ ...
回答了问题 2020-8-25 15:55

如何正确检测双极性电压？

苏州光格

嘿萨拉，这里的问题是XADC的输入仍然需要在0V和1.5V之间的允许范围内，并且在双极模式下ADC范围在-0.5V和0.5V之间。因此，为了正确捕获信号，它必须在该范围内，这意味着它必须偏置于GND（通常为0.5V）。能告诉我 ...

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