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石俊梅

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他的提问 34 他的回答 663 去回答

回答了问题 2020-6-4 09:11

请问如何在没有静态路由的情况下生成部分比特流？

ickey007

Hi@devil.1989 预计静态设计网络可能通过RP区域进行路由。查看此相关讨论来说：http：//forums.xilinx.com/t5/Design-Methodologies-and/keep-out-areas-with-PR-flow/td-p/644378 谢谢，迪皮卡.------------------ ...
回答了问题 2020-5-27 09:44

如何正确编辑IP？

young001

嗨，将乘数.xci文件添加到ip packager“file froups”部分中的“合成组”和“模拟组”。右键单击“文件组”部分中的任何文件，然后单击“添加文件”以添加xci file.Thanks，迪皮卡。谢谢，迪皮卡.---------------- ...
回答了问题 2020-5-26 12:51

Vviado将ip文件导入当前目录失败是怎么回事

wdc596933938

你好@ rahulsoni 你导入了多少个IP？ IP XCI在哪里？它是在本地磁盘还是网络驱动器上？谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之 ...
回答了问题 2020-5-26 10:08

无法将MIG设置为Ping-Pong PHY模式怎么办

huaxu2222

你好@ clivewmwalker 看起来您正在使用MIG IP内部块设计。尝试从块设计外的IP目录生成IP。谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google ...
回答了问题 2020-5-25 13:22

未检测到调试集线器核心怎么回事

60user148

你好@ deepakmmathew HW管理器中MIG的状态是什么？校准是否成功？谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题张贴。如果 ...
回答了问题 2020-5-25 13:00

未检测到调试集线器核心怎么回事

60user148

嗨@deepakmmathew 您是否正在将MIG ui_clk输出驱动到调试集线器？如何驱动MIG IP内核的sys_clk和sys_rst输入？ sys_rst是否正确断言和取消断言？谢谢，迪皮卡.---------------------------------------------- - ...
回答了问题 2020-5-22 09:32

如何将QDR与Virtex 7 FPGA连接起来

wo97306730

你好@ manoj_xilinx 请通过标记答案来关闭主题。谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题张贴。如果某人的帖子回答了您 ...
回答了问题 2020-5-22 09:04

rxoutclk路由错误的原因是什么

loonor

Hiabhay.kumar@mitel.com 尝试在GT RXOUTCLK输出和MMCM之间插入BUFG_GT缓冲区，如果有帮助，请告诉我们。谢谢，迪皮卡.---------------------------------------------- ---------------------------------------- ...
回答了问题 2020-5-22 09:01

如何将QDR与Virtex 7 FPGA连接起来

wo97306730

你好@ manoj_xilinx MIG IP不使用QVLD。您需要与内存供应商核实如何在未使用时终止此引脚。谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Googl ...
回答了问题 2020-5-22 08:53

如何将QDR与Virtex 7 FPGA连接起来

wo97306730

你好@ manoj_xilinx MIG IP不使用QVLD。您需要与内存供应商核实如何在未使用时终止此引脚。谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Googl ...
回答了问题 2020-5-22 08:04

rxoutclk路由错误的原因是什么

loonor

Hiabhay.kumar@mitel.com 尝试在GT RXOUTCLK输出和MMCM之间插入BUFG_GT缓冲区，如果有帮助，请告诉我们。谢谢，迪皮卡.---------------------------------------------- ---------------------------------------- ...
回答了问题 2020-5-20 16:21

iphys_opt_design无法重播网络转型怎么办

Jayden888

你好@ gyellen1120 由于错误说由于某种原因，该工具无法重放它在金色设计中完成的网络“sipgy_TCSPCMachine_0 / i_sipgy_TCSPCMachine_regs / LOADLOOP [21] .dataBaseln [21] [5] _i_5_n_0”的物理优化。我看到您 ...
回答了问题 2020-5-11 09:40

Modelsim是如何运行example_design的？

coolgirl01012

你好@ sarmad_wahab 您需要在ISE中使用compxlib为Modelsim编译库，然后按照以下步骤操作 a）用户应调用Modelsim模拟器GUI。 b）将当前工作目录路径更改为sim文件夹（ipcore_dir \ ip_name \ example_design \ sim） ...
回答了问题 2020-5-6 10:47

Vivado 2015.3中使用MIG软件构建了DDR3执行突发读取时数据不准确的原因？

superwh0103

你好@ mrphilljpayne 您可以独立操作命令和写入数据接口。此外，两个时钟周期仅适用于非背对背写入命令。当写入数据fifo已满时，app_wdf_rdy变为低电平。 app_rdy由于以下原因而变低：http：//www.xilinx.com/sup ...
回答了问题 2020-5-6 10:47

Vivado无法创建IBUF_LOW_PWR的原因？

yanshu34

你好@ rndso 你能打开合成设计并检查驱动MIG sys_clk_p和sys_clk_n输入的逻辑是什么？谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前 ...

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