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我们正在将QDR与Virtex 7 FPGA连接起来。
QDR - 赛普拉斯 - 带Xilinx的CY7C2663KV18-450BZI - XC7VX485T - 1FFG1930I 我们从Vivado为QDR生成了一个pin out文件。 除了一个引脚外，所有引脚都已生成。 QDR中的QVLD引脚不会在引脚输出中生成。 QDR中的QVLD（输出有效）需要连接到FPGA。 关于如何连接它的任何建议？ 我们可以将它连接到任何免费的IO吗？ 谢谢， 马诺 
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6个回答
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你好@ manoj_xilinx
MIG IP不使用QVLD。 您需要与内存供应商核实如何在未使用时终止此引脚。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） 在原帖中查看解决方案 |
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你好@ manoj_xilinx
MIG IP不使用QVLD。 您需要与内存供应商核实如何在未使用时终止此引脚。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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嗨@ manoj_xilinx ,,,
请参考以下内容： https://forums.xilinx.com/t5/Memory-Interfaces/Can-not-find-the-QVLD-signal-when-i-use-MIG-3-3-to-generate/td-p/262276 https://forums.xilinx.com/t5/Memory-Interfaces/RLDRAM3-controller-don-t-use-signal-QVLD/m-p/402325/highlight/true#M5138 http://www.cypress.com/knowledge-base-article/qvld-pin-usage 谢谢， Sarada -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
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谢谢。
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你好@ manoj_xilinx
请通过标记答案来关闭主题。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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