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比如我现在有3个BANK需要12组250MHz差分时钟,目前的设计是使用6个250MHz的差分晶振通过3个Buffer(每个Buffer需要两组差分输入)出12组250MHz差分时钟;其他200MHz、125MHz与之类似。 我想问的是能不能有方法通过1个晶振给所有该频率的FPGA管脚提供时钟。
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1个回答
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不知道xilinx有木有软核这个概念,在altera中是可以通过一个晶振,然后通过软核IP来进行各个模块频率不同的接入的,但是这样做由于硬件电路线程的原因导致时序比较困难,希望对你有帮助
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