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如果xilinx V5板子 程序中使用外部输入时钟，clk=36.15MHz，现在需要使用
36.15*6=216.9MHz的时钟进行运算，如何生成该时钟？求指导。 ucf文件中已定义 NET "clk" CLOCK_DEDICATED_ROUTE = FALSE; 如果使用DCM，程序没有反应，warning中多次出现 Signal xxxx connected to top level port dad has been removed. 
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3个回答
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不能使用普通io作为时钟输入，晶振输入一定要接到gclk上
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谢谢分享 ................
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