完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
0
|
|
相关推荐
3个回答
|
|
|
1. 你为什么要加个FIFO而不直接进FPGA, 实际你ADC跑多快? 其实下降沿也在数据中间,一般FPGA里面也可以做FIFO且时序可调. 数据来之前总线上应该是不确定状态.
2.CDCE925的Y4和Y5是不同分频器出来的,不能保证完全同相位. |
|
|
|
|
|
最初的输出是乱数，对你没有意义的。系统一启动，你的程序还没有下载结束时，ADC的前几个数据就已经发出了，对你没有影响的
|
|
|
|
|
|
针对您的问题，我将逐一解答：
1. 关于FIFO和ADC08200的时钟问题： FIFO SN74V273确实是在CLK的上升沿读取数据并存储。而ADC08200的时序图显示，在下降沿读取数据比较可靠稳定。为了使两者兼容，您可以考虑给FIFO的时钟加一个NOT门（反相器）来实现时钟的反相。这样，FIFO将在CLK的下降沿读取数据，与ADC08200的时钟相匹配。 2. 关于ADC08200的流水线结构和输出状态： 由于ADC08200的流水线结构会有6个时钟延迟，上电后第一个时钟或前六个时钟过来的时候，ADC08200输出的状态可能是不确定的。在这段时间内，输出可能是高阻态或全0。为了避免这种情况，您可以在ADC08200的输出端添加一个触发器（例如D触发器），以确保在前六个时钟周期内输出稳定。 3. 关于CDCE925的PLL输出Y4和Y5： CDCE925是一款可配置的时钟和数据恢复PLL。根据您的配置，Y4和Y5的相位关系可能会有所不同。在某些配置下，Y4和Y5可能是同相位的，而在其他配置下，它们可能是反相的。您需要根据实际应用需求和CDCE925的数据手册来确定Y4和Y5的相位关系。 希望以上解答能帮助您解决问题。如有其他疑问，请随时提问。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
549 浏览 0 评论
1613 浏览 0 评论
2047 浏览 0 评论
为啥BQ7693003DBTR芯片在和BQ769X0盒子通讯时收不到信号？
1513 浏览 0 评论
DSP 28027F 开发板 XDS100v2调试探针诊断日志显示了 Error -150 (SC_ERR_FTDI_FAIL)如何解决
1337 浏览 0 评论
AT32F407在USART2 DMA发送数据时，接包接到了要发送的数据，程序还是处于等待传输完成的标识判断中，为什么？
1756浏览 29评论
2781浏览 23评论
请问下tpa3220实际测试引脚功能和官方资料不符，哪位大佬可以帮忙解答下
1723浏览 20评论
请教下关于TAS5825PEVM评估模块原理图中不太明白的地方，寻求答疑
1634浏览 14评论
两个TMP117传感器一个可以正常读取温度值，一个读取的值一直是0，为什么？
1645浏览 13评论
/9 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
262
评论
淘帖
269
