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9个回答
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1. FRAME使用DATACLK的16分频可能有问题，手册45页图51，FRAME需要领先DATACLK一段时间，同时FRAME和DATA是边沿对齐的，你检查一下。
2. 所以现在FIFO写指针的同步源是FRAME，读指针是OSTR，PLL的同步源是SYNC？FRAME和OSTR来自不同的时钟域，FIFO还是有可能乱掉。两个办法，一是把读指针也用FRAME做同步源，反正你也不做多片DAC的输出同步，OSTR也就无所谓了；或者是用SIF_SYNC，给一个异步的同步信号强制同步一下FIFO读写指针，或许也有帮助。 3. FIFO offset和LVDS data/clk delay可能需要调一下。 4. DAC3482的产品文件夹里有应用手册啊，里面讲得很全，你去官网下载“DAC348x Device Configuration and Synchronization“ |
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多片同步的话，OSTR和DACCLK应该从时钟芯片产生，走等长线送到各个DAC。我觉得你还是先调通一版单同步源的，再去尝试多同步源。
你从FPGA送一组数据过来，比如送个单音信号。DAC FIFO的读写指针先同时用FRAME同步，然后看输出频谱是否混乱。如果频谱干净，单FIFO出错，那么就去调LVDS delay和FIFO offset。如果频谱混乱，把Alarm寄存器回读一下，看看有哪些位报警了。 |
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不要使用内部PLL，FIFO读写指针的同步源要从外面给。通常的作法，是无视PLL，以及无视PLL产生的各种信号。FIFO的写指针用FRAME，读指针用FRAME或OSTR，不需要多芯片同步就用FRAME，需要多芯片同步就用OSTR。
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PLL模式下，DACCLK作为PLL的参考时钟。按照手册图56的PLL框图所示，PLL输出的DAC时钟=REFCLK*M/N，现在REFCLK=62.5M，M=16，N=1，则PLL产生的DACCLK=1000M，预分频=7，则VCO=7GHz。但是手册图57所示，VCO的范围是3.3G到4G，你的设置明显错了，预分频应该设置为4才对。
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DAC3482的PLL不接外部环路滤波器是错误的，因为内部并没有集成环路滤波器。这个滤波器的作用是将CP电流转化成电压，去控PLL内部的VCO，同时起低通滤波作用。如果确定使用PLL，务必要将外部环路滤波器接上，否则PLL不会锁定。
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P=8，M=8，N=1，则VCO=ref*P*M/N=30M*8*8=1920M，但是内部VCO的范围在3.3G~4G，所以你这样的设置，PLL不会锁定的。
设置P=8，M=16，N=1，将CP改为single （0x18寄存器），外部环路滤波器的电阻改为1K，再试试PLL是否锁定。 |
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SIF_SYNC一下。另，把配置发过来一下，最好保存成记事本，左边是x00之类的地址，右边是xFFFF之类的数据。
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应该是PLL没有锁定，Pre-scalar尽量用偶数，不要用奇数。按照下图软件配置试试，硬件LPF部分就用手册建议的R=1K，C2=100nF，C1=1nF。 |
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在使用DAC3482时，FIFO同步失败可能有以下几个原因：
1. 时钟频率不匹配：确保DAC3482的DACCLK和FPGA的DATACLK频率匹配。在您的情况下，DACCLK为480M，DATACLK为240M，它们是2倍关系，应该没有问题。 2. 时钟相位不一致：确保DACCLK和DATACLK的相位一致。如果相位不一致，可能会导致FIFO同步失败。 3. FIFO配置错误：检查DAC3482的FIFO配置是否正确。根据您的描述，您使用的是双同步源模式，并且32号寄存器使用默认值。请确保这些配置正确。 4. 数据速率过高：如果数据速率过高，可能会导致FIFO同步失败。请检查您的数据速率是否在DAC3482的允许范围内。 5. 电源不稳定：确保DAC3482和FPGA的电源稳定。电源不稳定可能会导致时钟信号不稳定，从而导致FIFO同步失败。 处理方法： 1. 检查时钟频率和相位：确保DACCLK和DATACLK的频率和相位一致。 2. 检查FIFO配置：检查DAC3482的FIFO配置是否正确，包括32号寄存器的设置。 3. 降低数据速率：如果数据速率过高，请尝试降低数据速率，以确保在DAC3482的允许范围内。 4. 检查电源：确保DAC3482和FPGA的电源稳定。 5. 调试和测试：使用示波器等工具检查时钟信号和数据信号，以确定问题所在。 6. 查阅数据手册：仔细阅读DAC3482和AD9517的数据手册，确保您的设计和配置符合芯片的要求。 7. 寻求技术支持：如果问题仍然无法解决，可以考虑联系芯片制造商的技术支持，寻求专业帮助。 |
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