[问答]

求助，关于DAC5675a的输入时钟电平的问题求解

问答对人有帮助，内容完整，我也想知道答案 0 在手册里写DAC5675a的clk输入可以使用单端，即clk输入cmos电平信号，clkc端通过电容接地，内部通过电阻网络接到2/3 AVdd 但是在digital specifications里面写的【clk-clkc】的范围是min 0.4，max 0.8，这样cmos的单端输入时clk-clkc很容易超过这个范围。而且还有一点是在手册的figure 18里，写：node CLKC internally Biased to AVdd/2 可是怎么看Figure 14里面都是2/3 AVdd啊，是手册标错了还是我理解错了？ 0 本主题由 Harmony技术专家于 11 小时前审核通过
14 小时前　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 54 个回答。邀请回答普罗旺斯的薰衣草该类别下有 53 个回答。邀请回答 heks 该类别下有 50 个回答。邀请回答 lksas 该类别下有 43 个回答。邀请回答 wang21cj 该类别下有 41 个回答。邀请回答 fdhsfagd 该类别下有 40 个回答。邀请回答 hgimtk 该类别下有 39 个回答。邀请回答潘涛12345 该类别下有 39 个回答。邀请回答 huzp_bbs 该类别下有 38 个回答。邀请回答 ggfx 该类别下有 37 个回答。邀请回答 chm5 该类别下有 37 个回答。邀请回答 HengDu 该类别下有 36 个回答。邀请回答霍威电源该类别下有 36 个回答。邀请回答 msvdsufsdf 该类别下有 36 个回答。邀请回答 caoguiqun 该类别下有 36 个回答。邀请回答 lifei639156 该类别下有 36 个回答，其中被选为最佳答案 1 次。邀请回答 kghfh 该类别下有 36 个回答。邀请回答 wanglinhua2627 该类别下有 35 个回答。邀请回答 kingnet6688 该类别下有 35 个回答。邀请回答 emsthe 该类别下有 35 个回答。邀请回答举报张玉珍相关推荐 • GPIO的输入时钟 3378 • 请问高速ADC或DAC输入时钟占空比如果不是50%，或远高于/低于50%对ADC或DAC性能有何影响？ 297 • 请问高速ADC或DAC输入时钟占空比如果不是50%或远高于或远低于50%对ADC或DAC性能有何影响？ 2884 • 输入时钟和MMCM输出时钟之间的延迟 3955 • MMCM是否适用于40 Mhz或其他输入时钟？ 2834 • 请问selectIO向导假设输入时钟是280MHz吗？ 1796 • AD9163的时钟输入范围多大，输入时钟大小与输入数据速率是什么关系？ 494 • 请问ADF4360-1/2参考时钟REFin输入采用方波输入时是交流耦合吗 1308 • 请问AD9163的时钟输入范围多大，输入时钟大小与输入数据速率是什么关系？ 1990 • 求助各位大神关于flash输入时钟的问题 2519 2个回答

答案对人有帮助，有参考价值 0 1. 你说的没错，如果是5V CMOS或者2.5V CMOS都会超出400mV ~800mV的范围，数据手册里的CMOS应该指的1.5VCMOS。里面也提到还兼容LVPECL单端输入，LVPECL的幅值正好为800mV，所以是没问题的。

12 小时前评论举报刘阳

答案对人有帮助，有参考价值 0 首先，我们来分析DAC5675a的输入时钟电平问题。根据您提供的信息，DAC5675a的CLK输入可以使用单端CMOS电平信号，CLKC端通过电容接地，内部通过电阻网络接到2/3 AVdd。在digital specifications里面写的【clk-clkc】的范围是min 0.4，max 0.8。关于您提到的CMOS单端输入时clk-clkc很容易超过这个范围的问题，这里需要考虑的是CMOS电平信号的电压范围。CMOS电平信号通常有两个电压水平：低电平（0V）和高电平（AVdd）。当CLK输入为高电平时，CLKC端接地，此时【clk-clkc】的电压差为AVdd。当CLK输入为低电平时，CLKC端接地，此时【clk-clkc】的电压差为0V。因此，CMOS单端输入时，【clk-clkc】的范围确实是0V到AVdd。然而，DAC5675a的digital specifications里面写的【clk-clkc】的范围是min 0.4，max 0.8。这意味着DAC5675a内部对CLK输入信号进行了一定程度的电压转换，使其适应内部电路的要求。因此，即使CMOS单端输入时【clk-clkc】的范围超过了0.4V到0.8V，DAC5675a内部仍然可以正常工作。关于您提到的手册中的Figure 18和Figure 14的问题，这里可能是手册中的一个错误或者表述不清。根据您提供的信息，手册中提到node CLKC internally Biased to AVdd/2，但在Figure 14中显示的是2/3 AVdd。这里建议您参考DAC5675a的datasheet，查看是否有关于CLKC内部偏置电压的详细信息。如果没有明确说明，您可以尝试联系DAC5675a的制造商或者技术支持，以获取更准确的信息。综上所述，DAC5675a的CLK输入可以使用单端CMOS电平信号，即使CMOS单端输入时【clk-clkc】的范围超过了0.4V到0.8V，DAC5675a内部仍然可以正常工作。关于手册中的Figure 18和Figure 14的问题，建议您参考datasheet或联系制造商/技术支持以获取更准确的信息。

4 小时前评论举报王健