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JMODE1 ILA观测到sync信号拉低，但是xillnx IP核tdata没有数据输入是怎么回事？

388 寄存器 SYNC

问答对人有帮助，内容完整，我也想知道答案 0 观测到sync信号拉低，但是xillnx IP核tdata没有数据输入（K28.5），当我ADC 203 寄存器置为0时,IP核仍然无K28.5 输入,即JSYNC_N =0，FPGA为420T，由LMK04828输出refclk和FPGA的参考时钟,LMK 连接LMX2594，输出ADC设备时钟和参考时钟，示波器观测都有产生时钟信号，这是ILA捕捉的信号下面是寄存器配置 assign cfg_mem[ 0] = { 15'h0000,8'hB0 };//reset assign cfg_mem[ 1] = { 15'h0200,8'h00 };//Program JESD_EN=0 to stop the JESD204B state machine and allow setting changes. assign cfg_mem[ 2] = { 15'h0061,8'h00 };//Program CAL_EN=0 to stop the calibration state machine and allow setting changes assign cfg_mem[ 3] = { 15'h0201,8'h01 };//Program desired JMODE. JMODE=1 assign cfg_mem[ 4] = { 15'h0202,8'h1F };//Program desired KM1 value. KM1 = K-1 assign cfg_mem[ 5] = { 15'h0030,8'hFF };//1000mVpp assign cfg_mem[ 6] = { 15'h0031,8'hFF }; assign cfg_mem[ 7] = { 15'h0032,8'hFF };//1000mVpp assign cfg_mem[ 8] = { 15'h0033,8'hFF }; assign cfg_mem[ 9] = { 15'h0204,8'h02 };//Program SYNC_SEL as needed. Choose SYNCSE or Timestamp differential inputs and SCR.//SYNC_SEL =1 TMSTP assign cfg_mem[ 10] = { 15'h0203,8'h00 };// assign cfg_mem[ 11] = { 15'h0205,8'h00 };//// NORMAL 0: Test mode d assign cfg_mem[ 12] = { 15'h0213,8'h07 };// Enable overrange, set overrange holdoff to max period 82^7 = 1024 samples 82^7 = 1024 assign cfg_mem[ 13] = { 15'h0048,8'h03 };// Set serializer pre-emphasis to 3 //assign cfg_mem[ 14] = { 15'h0060,8'h01 };// Input Mux Control Register 01:single input A ;02 single input B assign cfg_mem[ 14] = { 15'h0029,8'h30 }; assign cfg_mem[ 15] = { 15'h0029,8'h70 }; assign cfg_mem[ 16] = { 15'h0029,8'h73 }; assign cfg_mem[ 17] = { 15'h0061,8'h01 };//Program CAL_EN=1 to enable the calibration state machine. assign cfg_mem[ 18] = { 15'h0200,8'h01 };// Program JESD_EN=1 to re-start the JESD204B state machine and allow the link to re-start assign cfg_mem[ 19] = { 15'h006C,8'h00 };//Set CAL_SOFT_TRIG low to reset calibration state machine assign cfg_mem[ 20] = { 15'h006C,8'h01 };//Set CAL_SOFT_TRIG high to enable calibration assign cfg_mem[ 21] = { 15'h02C0,8'h00 }; assign cfg_mem[ 22] = { 15'h02C2,8'h00 }; assign cfg_mem[ 23] = { 15'h02C1,8'h1F } 咨询一下后面从哪方面来排除问题 0
2024-11-22 08:26:01　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 83 个回答。邀请回答 heks 该类别下有 75 个回答。邀请回答 wang21cj 该类别下有 72 个回答。邀请回答普罗旺斯的薰衣草该类别下有 69 个回答。邀请回答 hgimtk 该类别下有 64 个回答。邀请回答 chm5 该类别下有 62 个回答。邀请回答风动影随该类别下有 55 个回答。邀请回答 lksas 该类别下有 54 个回答。邀请回答 zhhx1985 该类别下有 53 个回答。邀请回答站着幻想该类别下有 52 个回答。邀请回答 hfgsd 该类别下有 51 个回答。邀请回答 kghfh 该类别下有 50 个回答。邀请回答 blueshine 该类别下有 50 个回答。邀请回答 fdhsfagd 该类别下有 50 个回答。邀请回答你又知道了该类别下有 50 个回答。邀请回答青上也该类别下有 50 个回答。邀请回答 zhouxk 该类别下有 50 个回答。邀请回答深海零下一度1 该类别下有 49 个回答。邀请回答 ufydsyfsf 该类别下有 49 个回答。邀请回答 dsdfshf 该类别下有 49 个回答。邀请回答举报陈伟相关推荐 • AD9144 /9136SYNC~信号周期性拉低和没有模拟输出的问题如何解决？ 654 • 请教AD9144 /9136SYNC~信号周期性拉低和没有模拟输出的问题 5844 • ADS54J54IRGCT用示波器观测SYNC信号一直为低，为什么？ 315 • AD9136的JESD204B链路无法建立是怎么回事？ 596 • VIVADO自带Turbo译码器IP核怎么用？ 5447 • 为什么在ILA中找不到信号？ 11960 • 开关电源接上负载后输入电压被拉低是怎么回事? 53193 • 使用ISE的CIC IP核时仿真出来的结果求帮分析！！ 7431 • 调试AD9136遇到的问题求解 429 • ISEtri-mode ethernet MAC ip核的使用求助 9935 3个回答

答案对人有帮助，有参考价值 0 您是卡在了CGS阶段是吗？您是使用的EVM板还是自己设计的板子？检查下产生的SYNC~是否符合ADC的逻辑电平？确认下JESD204B串行发送器和板电路配置正确，产生符合 JESD204B串行数据接收器要求的正确逻辑电平；

2024-11-22 14:18:09 评论举报陈玉兰

答案对人有帮助，有参考价值 0 时钟信号似乎没有到达ADC。您能否在ADC 时钟输入管脚上检测到AC耦合输入的时钟信号？请确保时钟到达ADC时钟输入管脚

2024-11-22 14:18:33 评论举报谢辅仁

答案对人有帮助，有参考价值 0 从您提供的信息来看，您在使用Xilinx FPGA和JESD204B接口时遇到了一些问题。以下是一些可能的原因和解决方案： 1. 检查JESD204B接口配置：确保您的JESD204B接口配置正确。这包括Lane Rate、Link Rate、FIFO Depth等参数。您可以在Xilinx IP核配置工具中检查这些参数。 2. 检查时钟信号：您提到示波器观测到时钟信号，但请确保时钟信号的频率和相位与JESD204B接口的要求相匹配。如果时钟信号有问题，可能会导致数据传输失败。 3. 检查ADC设备：确保您的ADC设备（LMX2594）正常工作，并且与FPGA的接口配置正确。您可以使用示波器检查ADC设备的输出信号，确保数据传输正常。 4. 检查FPGA内部信号：使用ILA或VIO等调试工具检查FPGA内部信号，确保数据在FPGA内部正确传输。这可以帮助您找到问题所在。 5. 检查寄存器配置：您提供的寄存器配置代码中，有一些参数可能需要调整。例如，cfg_mem[1]中的JESD_EN参数设置为0，这意味着JESD204B状态机被停止。您可以尝试将JESD_EN设置为1，以启用JESD204B状态机。 6. 检查IP核版本：确保您使用的Xilinx IP核版本与您的FPGA和ADC设备兼容。如果不兼容，可能会导致数据传输失败。 7. 检查FPGA和ADC设备的电源：确保FPGA和ADC设备的电源正常，电压和电流符合要求。电源问题可能会导致数据传输失败。综上所述，您需要逐步检查和调试各个环节，以找到问题所在并解决。希望这些建议对您有所帮助。

2024-11-23 16:28:24 评论举报刘超

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