[问答]

JMODE1 ILA观测到sync信号拉低，但是xillnx IP核tdata没有数据输入是怎么回事？

问答对人有帮助，内容完整，我也想知道答案 0 观测到sync信号拉低，但是xillnx IP核tdata没有数据输入（K28.5），当我ADC 203 寄存器置为0时,IP核仍然无K28.5 输入,即JSYNC_N =0，FPGA为420T，由LMK04828输出refclk和FPGA的参考时钟,LMK 连接LMX2594，输出ADC设备时钟和参考时钟，示波器观测都有产生时钟信号，这是ILA捕捉的信号下面是寄存器配置 assign cfg_mem[ 0] = { 15'h0000,8'hB0 };//reset assign cfg_mem[ 1] = { 15'h0200,8'h00 };//Program JESD_EN=0 to stop the JESD204B state machine and allow setting changes. assign cfg_mem[ 2] = { 15'h0061,8'h00 };//Program CAL_EN=0 to stop the calibration state machine and allow setting changes assign cfg_mem[ 3] = { 15'h0201,8'h01 };//Program desired JMODE. JMODE=1 assign cfg_mem[ 4] = { 15'h0202,8'h1F };//Program desired KM1 value. KM1 = K-1 assign cfg_mem[ 5] = { 15'h0030,8'hFF };//1000mVpp assign cfg_mem[ 6] = { 15'h0031,8'hFF }; assign cfg_mem[ 7] = { 15'h0032,8'hFF };//1000mVpp assign cfg_mem[ 8] = { 15'h0033,8'hFF }; assign cfg_mem[ 9] = { 15'h0204,8'h02 };//Program SYNC_SEL as needed. Choose SYNCSE or Timestamp differential inputs and SCR.//SYNC_SEL =1 TMSTP assign cfg_mem[ 10] = { 15'h0203,8'h00 };// assign cfg_mem[ 11] = { 15'h0205,8'h00 };//// NORMAL 0: Test mode d assign cfg_mem[ 12] = { 15'h0213,8'h07 };// Enable overrange, set overrange holdoff to max period 82^7 = 1024 samples 82^7 = 1024 assign cfg_mem[ 13] = { 15'h0048,8'h03 };// Set serializer pre-emphasis to 3 //assign cfg_mem[ 14] = { 15'h0060,8'h01 };// Input Mux Control Register 01:single input A ;02 single input B assign cfg_mem[ 14] = { 15'h0029,8'h30 }; assign cfg_mem[ 15] = { 15'h0029,8'h70 }; assign cfg_mem[ 16] = { 15'h0029,8'h73 }; assign cfg_mem[ 17] = { 15'h0061,8'h01 };//Program CAL_EN=1 to enable the calibration state machine. assign cfg_mem[ 18] = { 15'h0200,8'h01 };// Program JESD_EN=1 to re-start the JESD204B state machine and allow the link to re-start assign cfg_mem[ 19] = { 15'h006C,8'h00 };//Set CAL_SOFT_TRIG low to reset calibration state machine assign cfg_mem[ 20] = { 15'h006C,8'h01 };//Set CAL_SOFT_TRIG high to enable calibration assign cfg_mem[ 21] = { 15'h02C0,8'h00 }; assign cfg_mem[ 22] = { 15'h02C2,8'h00 }; assign cfg_mem[ 23] = { 15'h02C1,8'h1F } 咨询一下后面从哪方面来排除问题 0 本主题由 Harmony技术专家于昨天 14:25 审核通过
昨天 08:26　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 49 个回答。邀请回答普罗旺斯的薰衣草该类别下有 48 个回答。邀请回答 heks 该类别下有 47 个回答。邀请回答潘涛12345 该类别下有 39 个回答。邀请回答 lksas 该类别下有 37 个回答。邀请回答 fdhsfagd 该类别下有 36 个回答。邀请回答霍威电源该类别下有 36 个回答。邀请回答 kingnet6688 该类别下有 35 个回答。邀请回答 chm5 该类别下有 35 个回答。邀请回答 wang21cj 该类别下有 35 个回答。邀请回答 hgimtk 该类别下有 35 个回答。邀请回答 ggfx 该类别下有 35 个回答。邀请回答 wanglinhua2627 该类别下有 35 个回答。邀请回答站着幻想该类别下有 35 个回答。邀请回答 HengDu 该类别下有 34 个回答。邀请回答 huzp_bbs 该类别下有 33 个回答。邀请回答 lifei639156 该类别下有 33 个回答，其中被选为最佳答案 1 次。邀请回答 kghfh 该类别下有 33 个回答。邀请回答深海零下一度1 该类别下有 32 个回答。邀请回答 wuli北该类别下有 32 个回答。邀请回答举报陈伟相关推荐 • AD9144 /9136SYNC~信号周期性拉低和没有模拟输出的问题如何解决？ 307 • 请教AD9144 /9136SYNC~信号周期性拉低和没有模拟输出的问题 5349 • AD9136的JESD204B链路无法建立是怎么回事？ 313 • 为什么在ILA中找不到信号？ 10428 • 开关电源接上负载后输入电压被拉低是怎么回事? 52182 • 使用ISE的CIC IP核时仿真出来的结果求帮分析！！ 7141 • 调试AD9136遇到的问题求解 194 • ISEtri-mode ethernet MAC ip核的使用求助 9694 • ADC12QJ800-Q1 sync信号会周期性拉低的原因？ 20 • xilinx vivado调用cordic IP核进行实现时报错多重驱动？ 6341 2个回答

答案对人有帮助，有参考价值 0 您是卡在了CGS阶段是吗？您是使用的EVM板还是自己设计的板子？检查下产生的SYNC~是否符合ADC的逻辑电平？确认下JESD204B串行发送器和板电路配置正确，产生符合 JESD204B串行数据接收器要求的正确逻辑电平；

昨天 14:18 评论举报陈玉兰

答案对人有帮助，有参考价值 0 时钟信号似乎没有到达ADC。您能否在ADC 时钟输入管脚上检测到AC耦合输入的时钟信号？请确保时钟到达ADC时钟输入管脚

昨天 14:18 评论举报谢辅仁