CYT3BB7CES在时钟频率为250MHz时不运行是怎么回事？

296 SDL 时钟频率

问答对人有帮助，内容完整，我也想知道答案 0 我使用 SDL 7.7 运行芯片 CYT3BB7CEBQ0AESGST。我使用 SDL 的启动文件夹启动 CM0 芯片。配置： system_tviibh4m_cm0plus.c文件中的系统初始时钟（ECO=16MHz 时的示例）。我使用外部晶体 8MHz（ECO =8MHz）。因此，我更改了CY_SYSTEM_PLLx_CONFIG _REFDIV、CY_SYSTEM_PLLx_CONFIG_ FEEDBACKDIV、CY_SYSTEM_PLLx_CCONFIG_OUTDIV。以获得PLL0 = 250 MHz #define CY_SYSTEM_PLL0_CONFIG_REFDIV (2UL) #define CY_SYSTEM_PLL0_CONFIG_FEEDBACKDIV (125UL) #define CY_SYSTEM_PLL0_CONFIG_OUTDIV (4UL) PLL1 = 196607999.92Hz #define CY_SYSTEM_PLL1_CONFIG_REFDIV (1UL) #define CY_SYSTEM_PLL1_CONFIG_FB_INT (98UL) #define CY_SYSTEM_PLL1_CONFIG_FB_FRAC (5100273UL) #define CY_SYSTEM_PLL1_CONFIG_OUTDIV (4UL) PLL2 = 160MHz #define CY_SYSTEM_PLL2_CONFIG_REFDIV (1UL) #define CY_SYSTEM_PLL2_CONFIG_FEEDBACKDIV (40UL) #define CY_SYSTEM_PLL2_CONFIG_OUTDIV (4UL) PLL3 = 80MHz #define CY_SYSTEM_PLL3_CONFIG_REFDIV (2UL) #define CY_SYSTEM_PLL3_CONFIG_FEEDBACKDIV (80UL) #define CY_SYSTEM_PLL3_CONFIG_OUTDIV (4UL) 时钟 /* 每个 clk_hf 的设置 / 结构{cy_en_hf_clk_dividers_t targetDiv; cy_en_hf_clk_sources_t source;} clkHfSetting[srss_num_hfroot] = { { .targetDiv = CY_SYSCLK_HFCLK_NO_DIVIDE, .source = CY_SYSCLK_HFCLK_IN_CLKPATH3 / PLL2: PLL200#0 / }, // clk_hf0 的设置 { .targetDiv = CY_SYSCLK_HFCLK_NO_DIVIDE, .source = CY_SYSCLK_HFCLK_IN_CLKPATH1 / PLL0: PLL400#0 / }, // clk_hf1 的设置 { .targetDiv = CY_SYSCLK_HFCLK_NO_DIVIDE, .source = CY_SYSCLK_HFCLK_IN_CLKPATH4 / PLL3: PLL200#1 / }, // clk_hf2 的设置 { .targetDiv = CY_SYSCLK_HFCLK_DIVIDE_BY_2, .source = CY_SYSCLK_HFCLK_IN_CLKPATH3 / PLL2: PLL200#0 / }, // clk_hf3 的设置 { .targetDiv = CY_SYSCLK_HFCLK_DIVIDE_BY_4, .source = CY_SYSCLK_HFCLK_IN_CLKPATH2 / PLL3: PLL400#1 / }, // clk_hf4 的设置 { .targetDiv = CY_SYSCLK_HFCLK_NO_DIVIDE, .source = CY_SYSCLK_HFCLK_IN_CLKPATH2 / PLL1: PLL400#1 / }, // clk_hf5 的设置 { .targetDiv = CY_SYSCLK_HFCLK_NO_DIVIDE, .source = CY_SYSCLK_HFCLK_IN_CLKPATH3 / PLL3: PLL200#1 / }, // clk_hf6 的设置 { .targetDiv = CY_SYSCLK_HFCLK_NO_DIVIDE, .source = CY_SYSCLK_HFCLK_IN_CLKPATH5 / No PLL/FLL / }, // clk_hf7 的设置 }; 问题：* 我使用 SDL API： Cy_SysClk_GetPllOutputFrequency： -> PLL400#0：250MHz -> PLL400#1：196.60799992 MHz -> PLL200#0：160MHz -> PLL200#1：80MHz Cy_SysClk_GetFast0Frequency： -> 250MHz Cy_SysClk_GetClkMemFrequency： -> 160MHz Cy_SysClk_GetClkSlowFrequency -> 80MHz 似乎没有问题。但当我运行 CM0 时，它将复位，无法跳转到 CM7_0。如果将所有 PLL 输出时钟减半 -> CM0 和 CM7_0 正常运行（但时钟比所需时钟少 1/2）如果使用 16MHz 外部晶振和默认文件system_tviibh4m_cm0plus.c ，一切正常（CM0 和 CM7_0 运行正常）。问题： 1我认为，根据数据表（Infineon-TRAVEO_T2G_CYT3BB_4BB-DataSheet-v09_00-EN.pdf）的限制，refdiv、feedbackdiv 和 output 均可正常工作。但为什么芯片不能按预期运行呢？ 2.我是否需要编辑其他值，如 ROM/RAM 等待状态和闪存等待周期？如果是，那么数值应该是多少？ 0 本主题由 Harmony技术专家于 2024-5-27 10:24 审核通过
2024-5-27 08:08:58　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × chm5 该类别下有 7 个回答。邀请回答发烧友推温针该类别下有 6 个回答。邀请回答南中南该类别下有 6 个回答。邀请回答 uvysdfydad 该类别下有 6 个回答。邀请回答 denxinan 该类别下有 6 个回答。邀请回答 zhangminmin 该类别下有 6 个回答。邀请回答哎呀2015 该类别下有 5 个回答。邀请回答费加罗该类别下有 5 个回答。邀请回答 efwedfd 该类别下有 5 个回答。邀请回答 hwp0415229 该类别下有 5 个回答。邀请回答 fanB 该类别下有 5 个回答。邀请回答好名字该类别下有 5 个回答。邀请回答 hzp_bbs1 该类别下有 5 个回答。邀请回答 HengDu 该类别下有 5 个回答。邀请回答新星之火12138 该类别下有 5 个回答。邀请回答红粉小Q猪该类别下有 5 个回答。邀请回答 kszdj113 该类别下有 5 个回答。邀请回答剪刀脚该类别下有 5 个回答。邀请回答敷衍作笑谈该类别下有 5 个回答。邀请回答飞毛腿452 该类别下有 4 个回答。邀请回答举报李鑫相关推荐 • PIC32MZ2048EFH 250Mhz怎么说？ 1972 • PIC32MZ1024EFH144能运行250Mhz吗 722 • Xilinx 7系列2000T FPGA 时钟疑问 2728 • 求助，关于在AD9173的主数据路径中通过NCO进行混频后输出有和频、差频的问题 471 • MPLABX模拟器问题 868 • 请问AD9914输出有个125MHz的杂散怎么解决 3171 • ML605——PCIe MGT参考时钟抖动怎么回事 2277 • 求助，关于OPA354数据手册中两个GBW的疑问求解 222 • 如何实现OSERDES在DDR模式下以125MHz时钟运行？ 2319 • 请问有采样率250MHz, 分辨率8位/12位的ADC推荐吗？ 3543 1个回答

答案对人有帮助，有参考价值 0 CYT3BB7CES 在时钟频率为 250MHz 时不运行的原因可能有以下几点： 1. PLL 配置错误：您提供的 PLL 配置参数可能不正确。根据您提供的信息，您希望得到 250MHz 的时钟频率。但是，根据您提供的参数，PLL0 的输出频率计算如下： ``` PLL0 输出频率 = (8MHz * 125) / (2 * 4) = 250MHz ``` 这个计算是正确的，但是请确保您在代码中正确设置了这些参数。 2. PLL 锁定问题：在某些情况下，PLL 可能无法锁定所需的频率。这可能是由于外部晶体的质量问题或者 PLL 参数设置不正确。您可以检查 PLL 锁定状态，确保它在启动时成功锁定。 3. 时钟分配问题：确保您正确地将 PLL 输出分配给了 CM0 核心。检查您的时钟分配设置，确保 CM0 核心使用的是 PLL0 的输出频率。 4. 电源问题：确保您的芯片电源稳定且在规定的范围内。不稳定的电源可能会影响芯片的正常运行。 5. 代码问题：检查您的代码，确保没有逻辑错误或配置错误。例如，确保您正确地初始化了芯片和时钟系统。 6. 硬件问题：如果以上步骤都无法解决问题，可能是硬件本身存在问题。您可以尝试更换芯片或与制造商联系寻求技术支持。为了解决这个问题，您可以尝试以下步骤： 1. 重新检查您的 PLL 配置参数，确保它们正确设置。 2. 检查 PLL 锁定状态，确保在启动时成功锁定。 3. 检查时钟分配设置，确保 CM0 核心使用的是 PLL0 的输出频率。 4. 检查电源稳定性和芯片电源范围。 5. 仔细检查您的代码，确保没有逻辑错误或配置错误。 6. 如果问题仍然存在，尝试更换芯片或联系制造商寻求技术支持。

2024-5-27 17:44:56 评论举报你又知道了