FPGA基本开发设计流程

FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程一般包括功能定义、设计输入、功能仿真、综合优化、综合后仿真、实现与布局布线、时序仿真与验证、板级仿真与验证以及芯片编程与调试等主要步骤。

1.功能定义

在开始FPGA项目设计前，必须有系统功能的定义和模块的划分，根据任务要求，如系统的功能和复杂度，对工作速度和器件本身的资源、成本、以及连线的可布性等方面进行权衡，选择合适的设计方案和合适的器件类型。

2.设计输入

设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。常用的方法为硬件描述语言(HDL)和原理图输入方法等。

3.功能仿真

功能仿真，也称为前仿真，是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。仿真前，要先利用波形编辑器和HDL等建立波形文件和测试向量(即将所关心的输入信号组合成序列)，仿真结果将会生成报告文件并输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回修改逻辑设计。

4.综合优化

所谓综合就是将较高级抽象层次的描述转化成较低层次的描述。综合优化根据目标与要求优化生成的逻辑连接，使层次设计平面化，以便用FPGA布局布线软件进行实现。就目前的层次来看，综合优化是指将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而并非真实的门级电路。

5.综合后仿真

综合后仿真检查综合结果是否与原设计一致。在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中，可估计门延时带来的影响。但这一步骤不能估计线延时，因此估计结果和布线后的实际情况还有一定的差距，并不十分准确。不过目前设计工具已经很成熟，错误比较少了，实际很多时候可以省略这步。

6.实现与布局布线

实现是将综合生成的逻辑网表配置到具体的FPGA芯片上，布局布线是其中最重要的过程。布局是指将逻辑网表中的硬件原语和底层单元合理地配置到芯片内部的固有硬件结构上，这往往需要在速度最优和面积最优之间进行选择。布线是指根据布局的拓扑结构，利用芯片内部的各种连线资源，合理正确地连接各个元件。目前，FPGA的结构非常复杂，特别是在有时序约束条件时，需要利用时序驱动的引擎进行布局布线。布线结束后，软件工具会自动生成报告，提供有关设计中各部分资源的使用情况。由于只有FPGA芯片生产商对芯片结构最为了解，所以布局布线必须采用芯片开发商提供的工具。

7.时序仿真与验证

时序仿真，也称为后仿真，是指将布局布线的延时信息反标注到设计网表中来检测有无时序违规(即不满足时序约束条件或器件固有的时序规则，如建立时间、保持时间等)现象。时序仿真包含的延迟信息最全，也最精确，能较好地反映芯片的实际工作情况。由于不同芯片的内部延时不一样，不同的布局布线方案也给延时带来不同的影响。因此在布局布线后，通过对系统和各个模块进行时序仿真，分析其时序关系，估计系统性能，以及检查和消除竞争冒险是非常有必要的。在功能仿真中介绍的软件工具一般都支持综合后仿真。

8.板级仿真与验证

板级仿真主要应用于高速电路设计中，对高速系统的信号完整性、电磁干扰等特征进行分析，一般都用第三方工具进行仿真和验证。

9.芯片编程与调试

设计的最后一步就是芯片编程与调试。芯片编程是指产生使用的数据文件(位数据流文件，Bitstream Generation)，然后将编程数据下载到FPGA芯片中。其中，芯片编程需要满足一定的条件，如编程电压、编程时序和编程算法等方面。逻辑分析仪(Logic Analyzer，LA)是FPGA设计的主要调试工具，但需要引出大量的测试引脚，且其价格昂贵。目前，主流的FPGA芯片生产商都提供了内嵌的在线逻辑分析仪(如Xilinx ISE中的ChipScope、Altera QuartusII中的SignalTapII以及SignalProb)来解决上述矛盾，它们只需要占用芯片少量的逻辑资源，具有很高的实用价值。