【每日一练】参与FPGA技术社区每日学习，轻松掌握Verilog语法！

【verilog每日一练】如何区分＜=表示的含义

活动介绍:

每日一练活动主要针对 Verilog 入门常用语法及常用技巧的练习，30个关于语法练习的题目，每天更新一个题目及公布前一天的参考答案及相关解析

活动规则:

每日一练活动结束后，根据参与程度、活跃度、评论回复答案的质量、帖子热度等筛选优秀用户，并为这部分用户参加每周一练活动提供盘古1K/2K开发板套件免费试用。

活动奖励：

1K/2K开发套件免费试用资格 (有机会在后续的每周一练活动中获赠免费开发板)

活动时间：

2023.8.1-2023.9.1 （以实际时间为准）

每日一练优秀用户名单：

1、jf_84491108
2、jf_99074111
3、hehung
4、zealsoft
5、dfghjkghj

请联系工作人员填写收件信息（微信：elecfans123）

学习指南（点击链接学习）：

每天更新，正确答案次帖公布！

第1练：【verilog每日一练】如何区分＜=表示的含义

第2练：【verilog每日一练】变量之间的三目运算练习

第3练：【verilog每日一练】“inout” 双向端口类型的使用

第4练：【verilog每日一练】位拼接符的使用

第5练：【verilog每日一练】位拼接符的应用：如何实现串行数据的接收与输出

第6练：【verilog每日一练】if_else语句基本用法

第7练：【verilog每日一练】if_else语句的嵌套用法

第8练：【verilog每日一练】if_else语句优先级

第9练：【verilog每日一练】基本逻辑运算符的使用

第10练：【verilog每日一练】移位操作符的使用

第11练：【verilog每日一练】二进制数值中1的个数奇偶判断

第12练：【verilog每日一练】变量位宽的选取

第13练：【verilog每日一练】计数器计时

第14练：【verilog每日一练】寄存器“打一拍”

第15练：【verilog每日一练】识别信号边沿

第16练：【verilog每日一练】reg型存储器声明（二维数组）

第17练：【verilog每日一练】reg型存储器应用（二维数组）

第18练：【verilog每日一练】generate-for语句的使用

第19练：【verilog每日一练】变量命名原则

第20练：【verilog每日一练】case语句的使用

第21练：【verilog每日一练】parameter声明常量

第22练：【verilog每日一练】参数传递

第23练：【verilog每日一练】条件编译的使用

第24练：【verilog每日一练】变量位宽截取语法

第25练：【verilog每日一练】function的使用

第26练：【verilog每日一练】task语法

第27练：【verilog每日一练】Testbench的仿真时间单位和仿真精度

第28练：【verilog每日一练】Testbench的时钟信号的产生

第29练：【verilog每日一练】testbench编写基本结构

第30练：【verilog每日一练】repeat(n)@(posedge clk)和“#”控制仿真信号延时的区别

jf_84491108 · 2023-8-1 18:35:13

在“表达式”（expression）中，"<="作为逻辑比较运算符；在“语句”（statement）中，"<="作为非阻塞赋值的一部分。

trucy · 2023-8-1 19:28:01

day 1

卿小小_9e6 · 2023-8-1 23:21:22

“小于等于”是条件语句/判断语句；“非阻塞赋值”是赋值语句。在verilog语法中条件语句和赋值语句不能同时存在于同一位置（即同一个符号只能有一种作用），并且编译器在进行编译时能够自动识别是哪种语法。

简单举例：“if（）”中括号内的语句就被编译为判断语句。

jf_01936804 · 2023-8-2 09:34:55

“小于等于”是条件语句/判断语句；“非阻塞赋值”是赋值语句。在verilog语法中条件语句和赋值语句不能同时存在于同一位置（即同一个符号只能有一种作用），并且编译器在进行编译时能够自动识别是哪种语法。简单举例：“if（）”中括号内的语句就被编译为判断语句。

卿小小_9e6 · 2023-8-23 09:49:18

#共建RISC-V MCU技术社区，为RISC-V生态点赞#8月23日打卡第10天，调试RSIC-V

HXM1539 · 2023-9-20 09:59:17

什么时候再开一期

jf_55741099 · 2023-9-20 14:47:20

“小于等于”是条件语句/判断语句；“非阻塞赋值”是赋值语句。在verilog语法中条件语句和赋值语句不能同时存在于同一位置（即同一个符号只能有一种作用），并且编译器在进行编译时能够自动识别是哪种语法。

简单举例：“if（）”中括号内的语句就被编译为判断语句。

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