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【verilog每日一练】识别信号边沿

1404 Verilog

问答对人有帮助，内容完整，我也想知道答案 0 题目：请用verilog实现signal信号上升沿的识别，每识别到上升沿将flag信号拉高1个时钟周期 1 本帖被以下淘专辑推荐: · verilog每日一练\|主题: 23, 订阅: 1
2023-8-21 13:48:41　　评论淘帖1 邀请回答您可以邀请以下用户，快速回答问题 × Mill 该类别下有 31 个回答，其中被选为最佳答案 7 次。邀请回答商周该类别下有 18 个回答。邀请回答 jf_99074111 该类别下有 8 个回答。邀请回答大懒猫54 该类别下有 7 个回答。邀请回答 jf_30540068 该类别下有 7 个回答。邀请回答 jf_34040148 该类别下有 6 个回答。邀请回答 yinwuqing 该类别下有 6 个回答，其中被选为最佳答案 1 次。邀请回答华仔stm32 该类别下有 6 个回答。邀请回答流水源君该类别下有 4 个回答。邀请回答王栋春该类别下有 4 个回答。邀请回答 zealsoft 该类别下有 3 个回答。邀请回答 happyssy 该类别下有 3 个回答。邀请回答 jf_61020569 该类别下有 2 个回答。邀请回答 Cool 该类别下有 2 个回答。邀请回答 2233333哇该类别下有 1 个回答。邀请回答 sodaaaaaa 该类别下有 1 个回答。邀请回答烟卷雲舒该类别下有 1 个回答。邀请回答 jf_09782535 该类别下有 1 个回答。邀请回答 dwwzl 该类别下有 1 个回答。邀请回答器必利该类别下有 1 个回答。邀请回答举报 Mill 相关推荐 • 每日一练 3499 • LabVIEW每日一练汇总贴（1.20更新）（已颁奖） 82156 • 关于Pads的每日一练，你有什么想问的吗？ 9164 • 每日一练无法回复，看不到答案 3998 • 制作一个秒表，计时器，数字时钟，模拟时钟为一体的小程序【LabVIEW每日一练11.7日】 13474 • 求带PADS PCB每日一练的板块，大家共同学习 4603 • FPGA每周一练火热上线，带你一点一滴学习FPGA 6910 • 【FPGA每周一练】FPGA的HDL建模第三周 12125 • 约瑟夫环 2878 • LABVIEW中的表格怎么控制某一列的小数点后的位数 5652 8个回答

答案对人有帮助，有参考价值 1 本帖最后由卿小小_9e6 于 2023-8-22 09:33 编辑 module edge_check( input clk , input signal , output wire signal_1d , output wire flag ); reg signal_reg ; reg flag_reg ; always@(posedge clk) begin signal_reg <= signal ; end assign signal_1d = signal_reg ; always@(posedge clk) begin flag_reg <= signal && (!signal_reg) ; end assign flag = flag_reg ; endmodule 复制代码

2023-8-21 18:29:57 评论举报卿小小_9e6

答案对人有帮助，有参考价值 0 module RisingEdgeDetector ( input wire signal, input wire clk, input wire signal_1d, output reg flag ); reg signal_prev; always @(posedge clk) begin signal_prev <= signal_1d; if (signal && !signal_prev) begin flag <= 1; end else begin flag <= 0; end end endmodule

2023-8-21 20:15:14 评论举报 zealsoft

答案对人有帮助，有参考价值 0 reg signal_1d; always@(posedge clk) begin signal_1d <= signal; end reg flag; always@(posedge clk or negedge rst_n) begin if(!rst_n) flag <= 1'b0; else if((signal==1'b1)&&(signal_1d==1'b0)) flag <= 1'b1; else flag <= 1'b0; end

2023-8-21 21:20:58 评论举报 jf_99074111

答案对人有帮助，有参考价值 0 module edge_detect( input clk, input signal, output signal_1d, output reg flag ); always @(posedge clk) begin signal_1d <= signal; if((signal == 1'b1) && (signal_1d == 1'b0)) flag <= 1'b1; else flag <= 1'b0; end

2023-8-23 08:33:25 评论举报 hehung

答案对人有帮助，有参考价值 0 module signal_edge_detection ( input signal, output reg flag ); reg signal_prev; initial signal_prev = 0; always @(posedge signal) begin if (signal_prev == 0) begin flag <= 1; end else begin flag <= 0; end signal_prev <= signal; end endmodule

2023-8-23 09:34:50 评论举报木頭瓶子

答案对人有帮助，有参考价值 0 解析：signal信号经过“打一拍”处理后，延时一个时钟周期的signal_1d信号，在signal为1并且signal_1d为0处即为上升沿的标志，下降沿则相反。

2023-8-23 14:12:29 评论举报 Mill

答案对人有帮助，有参考价值 0 reg signal_1d; always@(posedge clk) begin signal_1d <= signal; end reg flag; always@(posedge clk or negedge rst_n) begin if(!rst_n) flag <= 1'b0; else if((signal==1'b1)&&(signal_1d==1'b0)) flag <= 1'b1; else flag <= 1'b0; end

2023-8-24 16:35:40 评论举报 jf_84491108

答案对人有帮助，有参考价值 0 这不就类似于中断吗，太简单了。

2024-5-13 08:06:19 评论举报李瑞静

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