【verilog每日一练】case语句的使用

module seg8 (
    input clk, clk;
    input [3:0] dig;
    output reg [7:0] seg
);

always @ (posedge clk or negedge rst)
begin
    if (!clk)
        dig <= 4'b0000;
    else
        begin
            case (dig)
                4'b0000 : seg <= 8'b1000_0001;
                4'b0001 : seg <= 8'b1100_1111;
                4'b0010 : seg <= 8'b1001_0010;
                4'b0011 : seg <= 8'b1000_0110;
                4'b0100 : seg <= 8'b1100_1100;
                4'b0101 : seg <= 8'b1010_0100;
                4'b0110 : seg <= 8'b1010_0000;
                4'b0111 : seg <= 8'b1000_1111;
                4'b1000 : seg <= 8'b1000_0000;
                4'b1001 : seg <= 8'b1000_0100;
                default : seg <= 8'b1111_1111;
            endcase
        end
end

endmodule

解析：共阳数码管低电平点亮，参考case语法：

若 condition1 为真，则执行true_statement1；若condition1为假且condition2 为真，则执行 true_statement2；若所有列出的 condition 都为假，则执行 default_statement 语句

module seven_segment_controller(  
    input wire clk,  
    input wire rst,  
    input wire [3:0] dig,  
    output reg [7:0] seg  
);  
  
    always @(posedge clk or posedge rst) begin  
        if (rst)  
            seg <= 8'b00000000;  
        else begin  
            case (dig)  
                4'b0000: seg = 8'b11111111; // 0  
                4'b0001: seg = 8'b11111010; // 1  
                4'b0010: seg = 8'b11110110; // 2  
                4'b0011: seg = 8'b11101110; // 3  
                4'b0100: seg = 8'b11011110; // 4  
                4'b0101: seg = 8'b10111110; // 5  
                4'b0110: seg = 8'b01111110; // 6  
                4'b0111: seg = 8'b00111110; // 7  
                4'b1000: seg = 8'b00001110; // 8  
                4'b1001: seg = 8'b00000110; // 9  
                default: seg = 8'b00000000; // turn off all segments  
            endcase  
        end  
    end  
endmodule

           case (dig)
                4'b0000 : seg <= 8'b1000_0001;
                4'b0001 : seg <= 8'b1100_1111;
                4'b0010 : seg <= 8'b1001_0010;
                4'b0011 : seg <= 8'b1000_0110;
                4'b0100 : seg <= 8'b1100_1100;
                4'b0101 : seg <= 8'b1010_0100;
                4'b0110 : seg <= 8'b1010_0000;
                4'b0111 : seg <= 8'b1000_1111;
                4'b1000 : seg <= 8'b1000_0000;
                4'b1001 : seg <= 8'b1000_0100;
                default : seg <= 8'b1111_1111;
            endcase

module seg_disp(
    input [3:0] dig,
    output reg [7:0] seg
    );

always @(*) begin
    case(dig)
        4'h0: seg = 8'b11111100;
        4'h1: seg = 8'b01100000;
        4'h2: seg = 8'b11011010;
        4'h3: seg = 8'b11110010;
        4'h4: seg = 8'b01100110;
        4'h5: seg = 8'b10110110;  
        4'h6: seg = 8'b10111110;
        4'h7: seg = 8'b11100000;
        4'h8: seg = 8'b11111110;
        4'h9: seg = 8'b11110110;
        default: seg = 8'b00000000;
    endcase
end

endmodule