【verilog每日一练】位拼接符的应用：如何实现串行数据的接收与输出

解析：data_in的接收顺序为高位在前，所以使用位拼接符将每次接收到的data_in放在data[7:0]的最低位，同时将原data[7:0]的低六位即data[6:0]往高位移一位，先接收的数据会逐步移位到高位，后接收的数据放在低位，接收完8bit数据后data[7:0]就是最终的结果。若低位在前则处理方式相反。

module data_rx (
  input clk,
  input data_en,
  input data_in,
  output reg [7:0] data
);

  always @ (posedge clk) begin
    if (data_en)
      data <= {data[6:0], data_in}; // 使用位拼接符将新的串行数据添加到 data 中，左移一位
    else
      data <= data;
  end
endmodule

data <= {data[6:0], data_in};

data代码：

module serial_to_parallel #(parameter DATA_WIDTH = 8)(  
    input wire clk,  
    input wire data_en,  
    input wire data_in,  
    output reg [DATA_WIDTH-1:0] data  
);  
  
    reg [7:0] bit_data; // 用于存储接收到的8位数据  
    integer i; // 循环计数器  
  
    always @(posedge clk) begin  
        if (data_en) begin  
            bit_data <= {bit_data >> 1, data_in}; // 将新的数据位插入到bit_data的最低位  
            for (i = 0; i < DATA_WIDTH; i = i + 1) begin  
                data[i] <= bit_data[i]; // 将bit_data的所有8位数据复制到输出数据data  
            end  
        end  
    end  
endmodule

data <= {data_in,data[7:1]};

更正
data <= {data[6:0],data_in};

data <= {data[6:0], data_in};

module data_rx (
  input clk,
  input data_en,
  input data_in,
  output reg [7:0] data
);

  always @ (posedge clk) begin
    if (data_en)
      data <= {data[6:0], data_in};
    else
      data <= data;
  end
endmodule

数据的输入如下：
data<={data[6:0],data_in};
数据的输出如下：
assgin reg = data_en?data:reg;