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Verilog分频电路用modelsim编译通过但仿真通不过求指导

1305 Verilog MODELSIM仿真分频电路

问答对人有帮助，内容完整，我也想知道答案 0 module fenpin(clk,rst,s); input clk,rst; output s; reg [13:0] count; reg s; always@(posedge clk or negedge rst) if(!rst) begin s<=1'b0; count<=14'b0; end else if(count==14'b11111111111111) begin s<=~s; count<=14'b0; end endmodule 仿真代码如下： module testbench; reg clk , rst; wire s; initial begin clk=0; rst=1; #1 rst=0; #1 rst=1; end always #50 clk=~clk; fenpin u1(clk,rst,s); endmodule 加上自加操作后，quartus编译有三个warning： 1、Critical Warning: No exact pin location assignment(s) for 3 pins of 3 total pins 2、Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'. 3、Warning: Found pins functioning as undefined clocks and/or memory enables Info: Assuming node "clk" is an undefined clock 仿真波形正确，但是在modelsim中无法仿真，没有warning 0
2023-5-10 14:15:18　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 张程明该类别下有 102 个回答。邀请回答 jf_50240986 该类别下有 85 个回答。邀请回答 shaorc 该类别下有 73 个回答。邀请回答 Music 该类别下有 72 个回答。邀请回答 leetow2006 该类别下有 64 个回答。邀请回答王尚岱该类别下有 43 个回答。邀请回答 CCCLLL 该类别下有 41 个回答。邀请回答 mintsy 该类别下有 39 个回答。邀请回答梅利号该类别下有 38 个回答。邀请回答 wp2010abc 该类别下有 36 个回答。邀请回答熊本熊该类别下有 34 个回答。邀请回答河神大人该类别下有 34 个回答。邀请回答硬件工程师1 该类别下有 33 个回答，其中被选为最佳答案 1 次。邀请回答哔哔哔- 该类别下有 33 个回答。邀请回答奇牙虎威该类别下有 31 个回答。邀请回答 Duke 该类别下有 28 个回答。邀请回答谢新貌该类别下有 27 个回答。邀请回答 chunhuahua 该类别下有 27 个回答。邀请回答 siyugege 该类别下有 27 个回答。邀请回答阿城138 该类别下有 26 个回答。邀请回答举报发生的方式相关推荐 • 关于分频程序问题 2240 • 如何测试写过的verilog功能？ 3546 • 哪位大神帮忙看下，刚安装的quarteus II 15.0，怎么编译老是通不过。 4231 • STM32开发板例程的FAT用C51编译通不过 2350 • RTL级仿真与门级仿真 10030 • modelsim仿真问题 3674 • 求大神解答，关于modelsim仿真的问题 3578 • Quartus17.0调用Modelsim仿真PLL无输出 18722 • modelsim 仿真fft 6871 • 请问modelsim仿真出现如下问题怎么解决？ 6679 3个回答

答案对人有帮助，有参考价值 0 第一，你把错误的信息给发出来阿，总不能让人拿你的代码跑一遍吧；第二，你的分频器的count为什么没有count上去，至给个0，可不就是一直在0呆着，可不就是不对。

2023-5-10 14:15:44 评论举报万航渡路

答案对人有帮助，有参考价值 0 没有错误信息，只是无法仿真，modelsim仿真停在fenpin模块中的always语句无法继续执行

2023-5-10 14:15:51 评论举报发生的方式

答案对人有帮助，有参考价值 0 不知modelsim仿真时间怎么确定的，没怎么用过。你在testbench的initial最后加上#1000；$finish; 或者在modlesim命令行敲run 1ms试试。（时间自己确定）还有，quartus的warning没关系，是因为没有分配管脚，做fpga时弄上就好了。

2023-5-10 14:16:00 评论举报万航渡路

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