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初学Verilog，编了一小段关于分频的程序（输出50%占空比，5分频信号），但编译就是通不过，各位高手有兴趣就请帮忙看看，不胜感激！
下面是源程序：
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3个回答
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首先，你的程序写的不甚规范（连rst信号都没有），刚开始写，一定要养成一个好的编程习惯才好； 其次，分频的程序其实用不着这么复杂的，不知道你为什么要用两个always块儿。 这也直接导致了错误的发生（多驱动）---------不能在多个always块中对同一个变量进行赋值。 你程序中的c1和m1在两个always块中都赋值了。 |
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根据楼上的指正，小弟又写了一段，但是结果还是不是想要的，望赐教！ 源程序如下： module hh(clk,k,k1,k2); input clk; output k,k1,k2; (*synthesis,probe_port,keep*) reg [2:0]c1,c2; reg m1,c; always @(posedge clk) c1<=c1+1; always @(negedge clk) c2<=c2+1; always@(c1 or c2) begin c<=c1+c2; if (c==4) begin c<=0; c1<=0; c2<=0; m1<=~m1; end end assign k=m1; endmodule 编译提示没有错误，就是结果出不来，多谢指正！ |
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