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我正在使用由计时器触发的注入转换来测量缓冲电压。如参考手册中所述,我已将 ADC 的频率限制为 F_adc < F_adc_hclk/4。
当我使用同步时钟 (ADC_CLOCK_SYNC_PCLK_DIV4) 时,与异步时钟 (ADC_CLOCK_ASYNC_DIV4) 相比,我得到了一些不稳定的测量结果。我发现这很奇怪,因为我的 AHB 时钟和 SYSCLK 都以相同的频率 (160MHz) 运行。 我想使用同步时钟,因为在使用定时器作为 ADC 触发器时,这是 ST 推荐的。有谁知道如何解决/规避这个问题? |
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1个回答
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看来问题出在 ADC 时钟速度上——请检查 ADC 的异步时钟是否与同步时钟具有相同的频率。因为异步时钟可以来自 PLL 和 RCC 寄存器中定义的一些分频器。
从附图(不正确的 ADC 数据“锁定到某个值”)看来,ADC 要么在快速时钟上运行(在同步时钟的情况下),要么 PCB 设计中存在问题 - VREF+ 引脚去耦。同步时钟可能是正确的 (40 MHz) - 问题很可能出在 VREF+ 去耦中。VREF+ 引脚必须很好地去耦:电容器 (100nF + 1uF) 非常非常靠近 VREF+ 和 VSSA 引脚。请尝试改善 VREF+ 引脚的去耦。降低 ADC 频率也有帮助 - 您可以尝试将系统时钟降低到 80 MHz(将 ADC 时钟降低到 20MHz)。 |
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