如何降低输出信号杂散电平？

　　1 引言
　　直接数字合成（DDS）频率源由于频率分辨率高、变换速度快，在通信、遥感测量、雷达等领域具有广阔的应用前景，但采用DDS技术制作的频率合成器在使用中还必须解决低相位噪声和抑制杂散等问题，尤其当采用倍频、变频等方法将频率提高到微波频段后，该问题显得更加突出，此外还必须面对实现宽频带和降低成本的问题。
　　锁相环（PLL）电路对输入信号相当于一个窄带跟踪滤波器，因此将DDS输出信号作为参考信号驱动一个PLL后不但可以大大抑制杂散信号，还可以方便地将频率信号倍频提高，但采取该方法会使输出信号的相位噪声恶化。而如果在环路中将压控振荡器（VCO）的输出信号作为DDS的输入信号，DDS在电路中就成为一个分辨率极高的分频器，不仅能利用环路实现杂散抑制，同时也可使输出信号的相位噪声降低，而且由于不必采用高频晶体振荡器，系统成本也会大大降低，并很容易使整个电路采用混合电路工艺进行系统集成。
　　2 电路原理
　　DDS的工作原理如图1所示。频率控制字首先送入相位累加器中进行累加，然后通过正弦查表得到所需输出幅度的量化数值，最后将此数字幅度值送到D/A电路中，转换为频率的模拟幅度，如此周而复始，在DDS的输出就产生了所需频率信号的波形。DDS电路需要输入一个高的参考信号频率，而输出信号频率可以从直流一直到接近参考信号频率的一半，当相位累加器的位数足够高时，DDS的输出频率近乎连续。
　　
　　DDS作为分频器在PLL中应用的电路原理如图2所示。其特点是VCO输出信号作为参考信号提供给DDS，通过改变频率控制码改变输出频率（实际就是改变了输入输出频率比），由于PLL的频率锁定作用，VCO会被锁在一个频率上，以使DDS输出信号等于参考频率，此时DDS在环路中的作用就是一个可以实现非整数分频比的高精度分频器。
　　
　　3 降低输出信号杂散电平
　　DDS的一个缺点是其较高的杂散电平，而D/A 变换器的性能是影响DDS输出频谱纯度的关键，通常D/A位数越多输出波形越好，在频谱中信号纯度也就越好。但由于制作成本和工艺水平的限制，尤其当时钟频率很高时D/A位数不可能很多，而对于单片DDS电路其内部就更难集成高位数D/A，且目前可供选择的产品也很有限，因此只能在电路的设计和使用中采取其他措施来降低杂散电平。
　　在电路设计中降低杂散采取的措施，首先是在 DDS的输出加入带通滤波器滤掉离中心频率较远处的杂波，尤其是参考泄漏、镜像频率和谐波信号等幅度较强的信号，以免其对后面电路的工作产生影响；其次是将滤波后的信号波形进行整形，并经分频器再次分频后再进行鉴相，以进一步降低干扰信号。经过上述处理后，由于PLL窄带跟踪滤波器的特性，频率合成器输出信号的频谱已经相当纯净，在中心频率远离锁相环路带宽以外的地方杂波抑制可达-80dBc以上。
　　但PLL对环路带宽以内或附近的杂波信号却毫无抑制作用，反而环路带宽以内的杂波抑制度还会随分频比 N的增加以20LogN的dB数恶化，因此一旦在某些频率上DDS输出信号近端出现杂波，就会使合成器的输出信号杂波抑制也大大恶化。我们找到了一些输出信号近端杂波比较大的频率点，并用输出频谱纯净的信号源作为时钟测试，果然DDS 输出信号近端也出现有杂波，当时钟频率改变或更换DDS输出频率，近端杂波的状态随之改变。
　　为降低近端杂散，将频率合成器改进为图3的电路，这样当输出信号近端杂波较大时，就可以通过改变分频器M的分频比 NM和DDS控制码，调整DDS输出频率M×fr 到某一近端杂波较低的频率，从而保证输出信号的杂波抑制度。
　　
　　DDS输出信号的杂波主要是由于D/A变换时波形截断产生的，我们采用Matlab软件编写了DDS输出频率及其近端频谱分析程序，找到频带内在输出信号±200kHz范围内出现的最大杂波谱功率与时钟频率之间的关系，并以此确定PLL鉴相频率和 DDS输出频率以及分频器M的最佳分频比NM 的组合值，使频率合成器输出杂波最低。
　　4 环路参数分析
　　PLL环路阶数增加可以在同样环路带宽的条件下提高带外抑制度，但增加了电路分析和设计的难度。在本设计中采用三阶有源滤波器设计，电路如图4所示，三阶环路对相位余量和环路稳定性的分析十分方便。
　　
　　理想的三阶环路参数计算公式为：
　　T3= （secf -tanf）/w0 T2=2tanf/ w0
　　T1=Kp Kv/Nw02 ×（1+sinf）/cosf
　　其中w0＝2p f0表示环路带宽，f为环路的相位余量， Kp为鉴相增益，Kv为VCO的电调灵敏度。根据环路带宽和相位余量要求就可以计算出所需元件的参数。
　　要保证环路工作稳定并具有良好的带内特性，环路必须保证有一定的相位余量，一般设计应在45°左右或更大一些。在通常的PLL设计中，由于分频器、鉴相器的延迟时间很短，在环路带宽不是很宽同时分频比 N较大的情况下对环路影响很小，一般可以不必考虑。但在本电路中，DDS在环路中作为分频器使用，同时电路中还存在滤波器等电路，这些都会给环路带来时延并对相位余量带来影响，因此设计相位余量还必须增大。
　　5 研制结果
　　按照以上方法我们设计了一个小型化、低杂散、高精度的频率源。电路中DDS采用AD公司生产的AD9851 ［1］，其频率控制字位数为32位，内部集成D/A的位数为10位，经测试其在输出频率20MHz时偏离载频1kHz处的残留相位噪声约为-120dBc/Hz左右，在3.3V电源电压下工作频率为125MHz；锁相环路采用Peregrine公司的产品PE3236，VCO则参照13所生产的MVCO系列产品的电路形式直接制作在电路板上，同时选用10MHz的温补晶振作为参考信号。以上几种器件都具有很高的性价比，同时也是在国内普遍使用且很具代表性的电路，实现小型化设计也比较容易。
　　根据对DDS杂散分析和锁相环路设计的结果，环路鉴相频率确定为5MHz，DDS设计输出15，20MHz两个频率，因此DDS后分频器的分频比 NM的值为3或4，环路带宽设计为50kHz，相位余量设计为60°。
　　该频率源输出频率范围为70～110MHz，频率步进小于1Hz，输出信号杂散电平小于-60dBc，相位噪声指标在偏离载频1kHz处大约为 -105dBc/Hz，而在偏离载频10kHz处达到了-115dBc/Hz以下。
　　图5和图6给出同样频率下改变N M取值频率源输出信号的近端频谱特性的对比结果，图5为DDS后接分频器分频比NM =4时输出信号的频谱，图6为分频器分频比NM =3时输出信号的频谱，可以看出杂波抑制指标改善超过10dB以上。进一步试验表明，通过降低鉴相频率、增加NM值并扩大M的优化取值范围，杂波抑制可以小于-70dBc。
　　
　　6 结束语
　　在PLL电路中采用DDS作分频器制作的频率合成器可以实现宽频带、低相噪、高杂波抑制度、细频率步进输出。其电路简单，易于实现小型化，非常适合应用在对性能价格比有较高要求的通信及测量设备中，将来还可以通过采用LTCC等技术方便的将整个频率源及控制电路全部集成在一起。