如何抑制DDS输出信号中杂散问题？

　　DDS的工作原理
　　DDS工作结构如图1所示：
　　
　　图1
　　DDS系统的核心是相位累加器，它由N位加法器与N位相位寄存器构成，类似一个简单的计数器。每来一个时钟脉冲，相位寄存器的输出就增加一个步长的相位增量值，加法器将频率控制数据与累加寄存器输出的累加相位数据相加，把相加结果送至累加寄存器的数据输端。相位累加器进人线性相位累加，累加至满量时产生一次计数溢出，这个溢出频率即为DDS的输出频率。正弦查询表是一个可编程只读存储器（PROM），存储的是以相位为地址的一个周期正弦信号的采样编码值，包含一个周期正弦波的数字幅度信息。将相位寄存器的输出与相位控制字相加得到的数据作为一个地址对正弦查询表进行寻址，查询表把输人的地址相位信息映射成正弦波幅度信号，驱动DAC，输出模拟信号;低通滤波器平滑并滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。
　　任何频率的余弦波形都可以看作是由一系列取样点组成。设采样时钟频率为fc余弦波每一周期由K个采样点组成，则该余弦波的频率为
　　
　　设存储器中存了K个数据，（一个周期的采样数据），若相位累加器的步进值为M，则每周期的采样点数为K/M，输出频率为
　　
　　假设相位累加器为N位，且全部用作对存储器的寻址，则
　　
　　这就是DDS方程，根据取样定理
　　
　　，所以
　　
　　。实际中一般
　　
　　一般情况下为了提高波形相位精度N取值较大，如果直接将N全部作为波形存储器的地址，则需要极大的存储容量，实际中一般只取N的高位作为地址而省去低位。这样的做法不会引起输出频率分辨率的降低，但会使波形幅值发生变化，这样的误差称为截断误差，在接下来的章节里将进行详细讨论。
　　2 DDS杂散特性分析
　　DDS的数字化处理体现了频率捷变速度快、相位连续、易于编程控制等诸多优异性能，但同时全数字化结构也带来丰富的杂散。DDS的杂散主要来自三个方面：
　　●相位截断引入的杂散
　　●存储器的幅度量化误差
　　●DAC转换误差
　　下面逐一给予介绍。
　　2.1 相位截断引入的杂散
　　在DDS中，一般相位累加器的位数N大于ROM的寻址位数P，因此累加器的输出寻址其N一P个低位就必须舍掉，这样就不可避免地产生相位误差，称为相位截断误差，表现在输出频谱上就是杂散分量。因为DDS输出信号通常是正弦信号，因此它的相位截断具有明显的周期性。这相当于周期性的引入一个截断误差，最终影响就是输出信号带有一定的谐波分量。相位截断并不是每个输出点都产生杂散。它们的大小取决于三个因素：累加器的位数N，寻址位数P，频率控制字FCW。杂散分量分布在基频两边，是DDS杂散的主要来源。
　　2.2 幅度量化引入的杂散
　　由于DDS内部波形存储器中存储的正弦幅度值是用二进制表示的，对于越过存储器字长的正弦幅度值必须进行量化处理，这样就引人了量化误差。幅度量化主要有两种方式，即舍入量化和截尾量化，实际中DDS多采用舍入量化方式。一般地，幅度量化引人的杂散水平低于相位截断和DAC非理想转换特性所引起的杂散水平。
　　2.3 DAC转换引入的杂散
　　DAC转换带来的杂散主要包括DAC非线性带来的杂散和DAC毛刺引起的杂散。由于DAC非线性的存在，使得查找表所得的幅度序列从DAC的输入到输出要经过一个非线性的过程，加之DDS是一个采样系统，产生的谐波分量会以采样频率为周期搬移。另外，DAC的有限分辨位数，D/A转换过程中的瞬间毛刺，时钟泄露，转换速率受限等，也会在数模转换中产生了大量杂散频率分量。
　　3 改善DDS杂散的方法
　　全数字结构给DDS带来输出带宽和杂散的不足。目前，降低DDS输出杂散的方法主要有以下几种：
　　3.1 采用抖动注入技术
　　由前面的分析可知，相位截断误差给输出信号引入了周期性的杂散，因此设法破坏杂散的周期性及其与信号的相关性，可以有效地抑制相位截断带来的误差。抖动注入技术是基于打破相位截断误差周期性的原理工作的，采用抖动注入后的杂散抑制可达到与增加2bit相位寻址相同的效果。抖动注入采用加入满足一定统计特性的扰动信号来打破误差信号序列周期性，将具有较大幅度的单根杂散信号谱线的功率在较宽的频率范围内进行平均来改善总的信号频谱质量。根据抖动注入的位置不同，可有频率控制字加扰、R0M寻址加扰、幅度加扰，根据抖动注入的误差对象不同，由相位截断误差加扰和幅度量化误差加扰。C．E．Wheatly提出了一种针对相位截断误差的抖动注入方法，在每次累加器溢出时，产生一个随机整数加到累加器上，使相位累加器的溢出随机性的提前，从而打破周期性，抑制了杂散，但增加了背景噪声。
　　3.2 ROM幅度表压缩
　　DDS是通过查表将相位转换为幅度值，如果能够将幅度表进行压缩就相当于增加了R0M数据寻址位数，DDS输出频谱将进一步得到改善。各国学者对此进行了研究并提出了各种压缩算法，利用三角函数的恒等变换，将一个大的R0M分成几个小R0M，通过逻辑控制电路实现对sin的近似。还可以利用弦信号的波形具有四分之一对称性，R0M表中只需存储［0，π／2］的波形，在电路中利用相位的最高位控制输出波形的符号，次高位控制R0M表的寻址，对相位和幅度进行适当的翻转便可得到整周期波形，R0M表压缩比4：1。在成功压缩了R0M表的同时也带来了一些缺点，如逻辑控制电路复杂、实时性下降等。
　　3.3 PLL+DDS法
　　如前所述，DDS技术具有频率分辨率高，频率捷变速度快，变频相位连续等优点，但带宽和杂波抑制较差，而PLL频率合成技术具有宽带、高频率、频谱质量好，对杂散抑制较强等优点，但其频率捷变速度较慢。所以，在一些信号捷变速度、带宽，频谱质量要求相对折中的电路中，结合PLL频率合成技术与DDS技术的结合，将是一种解决DDS杂散的理想解决方案。
　　3.3.1 PLL+DDS频率合成原理
　　将DDS技术和PLL频率合成技术结合起来，用一个低频的DDS源激励一个PLL系统，用PLL环路将DDS信号倍频到高频信号，用滤波器滤除DDS输出信号杂波干扰，从而使系统同时具有锁相环技术和DDS技术的优点，使输出的信号满足电路的需要。系统组成如图2所
　　示
　　
　　图2
　　3.3.2 PLL+DDS频率合成器中的杂散抑制
　　当DDS源驱动PLL锁相环时，因为PLL锁相环相当于一个高Q值的跟踪滤波器，其带宽一般不大于100KHz，所以DDS中的大部分杂散会被抑制的很好，从而DDS输出信号中的杂散偏离主谱线距离大于锁相环路带宽的杂散不会恶化。在PLL+DDS系统中，应根据DDS的原理选择适当的时钟频率和输出信号频率，使DDS输出信号与边端的杂散处于相对理想状态，从而提高了系统的频谱纯度。
　　3.3.3 PLL+DDS频率合成器的实现
　　PLL+DDS频率合成器的组成如图3所示，下面介绍所选用的主要器件：
　　1. DDS部分
　　选用AD公司的AD9852高度集成化芯片，它采用了先进的DDS技术，结合内部高速、高性能D/A 转换器和比较器，形成可编程、可灵活使用的频率合成功能。当提供给AD9852精确的频率时钟源时，AD9852将产生高稳定、可编程频率相幅的正弦波。AD9852使用先进的CMOS技术，使得提供给这个高性能芯片的工作电压仅为3.3V。
　　2. PLL合成器部分
　　PLL合成器部分采用AD公司的ADF4106，它主要由低噪声数字鉴相器、精确电荷泵、可编程分频器、可编程A、B计数器及双模牵制分频器等部件组成。数字鉴相器用来对R计数器和N计数器的输出相违进行比较，然后输出一个与二者相位误差成比例的误差电压。鉴相器内部还有一个可编程的延迟单元，用来控制翻转脉冲宽度，这个脉冲保证鉴相器传递函数没有死区，因此降低了相位噪声和引入的杂散。
　　
　　图3
　　结束语
　　直接数字频率合成（DDS）是一种新型的频率合成技术，它代表了频率合成技术数字化发展的新方向。但是，DDS所固有的杂散和噪声，并且在频率升高时杂散和噪声也随之增加，使它的应用范围有一定的限制。所以如何减少DDS输出中的杂散和噪声成分是当今DDS研究中的核心问题之一。本文所介绍的抖动注入技、平衡DAC结构以及关于ROM幅度表压缩的几种算法，都能有效地减少DDS输出信号中的杂散。尤其当要求得到既有高的频率分辨率，又有较快的转换速度和较低噪声的高频甚至微波信号时，DDS+PLL技术就显现出了较强的优越性，经过实际的工程应用，达到了令人满意的效果。总之，随着现代科技的不断发展DDS的性能会不断地完善，DDS应用领域也会不断地拓展。