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近日通过多次测试，发现AD9912的DAC输出端杂散比较大。望帮忙分析分析
环境条件如下： 1、3.3v，1.8v均为LDO电源供电；原理图参考的是官方提供的文件。 2、外部1G时钟输入，旁路内部PLL； 3、DAC输出接变压器及低通滤波器；power down CMOS和HSTL输出，disable “S divider/2”功能 杂散描述： 1、比如单音输出230MHz时，有270MHz的杂散输出，幅度-47dBc（也有其它杂散，但270MHz这个最明显，比如2次谐波-50dBc） 2、比如单音输出240MHz时，有260MHz的杂散输出，幅度也在-47dBc左右 自我分析： 1、用频谱仪直接测量AD9912 DVDD1.8V电源输出端 Pin3、5、7 。有500MHz的频谱分量输出，与其它pin比幅度最大，达-38dBm。 2、怀疑AD9912内部存在无法关闭的固定2分频器，将sysclk 1GHz分频为500MHz；该500MHz与单音输出频率（比如230MHz）混频后产生了较大杂散（混出270MHz）。 请问： 如何才能能降低该杂散？有没有方法让AD9912内部不产生sysclk的2分频信号或降低该分频信号带来的干扰？ 
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4个回答
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你的第二条意思是系统实际使用的输出采样率是500MSa/s，所以你上面的每个杂散其实都是正好关于Fs/2的镜频？鉴于你的幅度说是-47dBc，我想不该这么小，这和AD9912的模拟带宽以及500MSa/s下的sin(X)/X Envelope不符合。
还是说就是哪里的莫名其妙的混频？那么我猜需要更多的数据。 你Bypass了SYSCLK的话，内部的PLL没有工作，该输入将直接走高频时钟的输入，按照手册，内部似乎是没有1/2分频器只有个Buffer的。不过有一点注意事项不知道你这里处理了没有。 所以我建议你把所有能动的外部频率都做一些微调，然后给出这些杂散和外部频率之间的关系，比如时钟动了+10MHz，发现杂散动了+5MHz，或者目标输出频率动了+20MHz，杂散动了-20MHz。这样能够更好的判断相对关系。 |
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msvdsufsdf 发表于 2019-3-8 15:30 你的第二条意思是系统实际使用的输出采样率是500MSa/s，所以你上面的每个杂散其实都是正好关于Fs/2的镜频？鉴于你的幅度说是-47dBc，我想不该这么小，这和AD9912的模拟带宽以及500MSa/s下的sin(X)/X Envelope不符合。 1、系统采样率是1G，我说的是片内始终存在系统时钟的2分频。 2、-47dbc的杂散难道还偏小？ 还是说就是哪里的莫名其妙的混频？那么我猜需要更多的数据。 你Bypass了SYSCLK的话，内部的PLL没有工作，该输入将直接走高频时钟的输入，按照手册，内部似乎是没有1/2分频器只有个Buffer的。不过有一点注意事项不知道你这里处理了没有。 1、混频不是说有混频器才能产生混频效果，任何一个RF器件都是一个非线性器件，只要片内有2个以上的频率出现，必定会有混频效果。 2、Pin31已正确处理 所以我建议你把所有能动的外部频率都做一些微调，然后给出这些杂散和外部频率之间的关系，比如时钟动了+10MHz，发现杂散动了+5MHz，或者目标输出频率动了+20MHz，杂散动了-20MHz。这样能够更好的判断相对关系。 1、外部时钟已动过了。比如输入1010MHz，最大杂散与输出频率之和为505MHz。 2、综上，片内始终存在输入时钟的2分频 |
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jerry1978 发表于 2019-3-8 15:37 我的意思就是先区分是关于Fs/2的镜频，还是各种其他因素导致的杂散。从功率和你对采样时钟的再确认上来看，不会是镜频。现在我能提供的其他几个思路如下： 1. 外部时钟的检测做了么？ 2. 会不会供电上的Fs/2不是来源于芯片内部，而是来源于外部耦合？比如时钟的其他几个二分频的输出没有处理好？ 3. 时钟切换回内部的PLL会带来什么样的变化？如果是对芯片的处理的问题的话，这步可以帮助判断是哪个环节的原因。 |
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msvdsufsdf 发表于 2019-3-8 15:55 谢谢xlcwzx做出的有价值的分析。 下面是1GHz系统时钟，输出201.1MHz的频率。建议核查2分频的来源，AD9912本身不会产生分频，查看参考源是否有这个频率分量。 |
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