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[问答] 有哪些资源可用于在引脚上创建可调输出延迟?
49 xilinx 编码器
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有哪些资源可用于在引脚上创建可调输出延迟?
我正在尝试创建一个编码器和解码器,在哪里正确解码接收到的信号,我将不得不延迟解码序列。
谢谢,
加布里埃尔
0
2020-8-26 08:47:05   评论 分享淘帖 邀请回答

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3个回答
嘿@gvirbila,
有哪些资源可用于在引脚上创建可调输出延迟?
在7系列FPGA中,有一个ODELAYE2原语,允许您控制32个步骤的延迟,每个78.125ps,总共2.5ns。
如果您需要更大范围的调整,可以将它与另一个原语OSERDESE2结合使用,它可以轻松达到2.5ns步长所需的数据速率。
请注意,ODELAYE2在7系列设备的高范围(HR)库中不可用。
希望这可以帮助,
赫伯特
--------------是的,我这样做是为了好玩!
因此我的码片速率约为25.4 MHz,相当于大约40 ns的周期。
我仍然需要获得所需的最大延迟的规格。
包括OSERDESE2和ODELAYE2,我是否能够在40 ns的时间内完成课程和精细的分辨率延迟?
我可以将延迟输出发送到HP银行以外的哪些引脚有限制吗?
有没有可用的资源来了解如何实现这一目标?
我已经阅读了SelectIO pdf。
谢谢,
加布里埃尔
2020-8-26 09:18:45 评论

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嘿@gvirbila,
因此我的码片速率约为25.4 MHz,相当于大约40 ns的周期。
这意味着您需要的不仅仅是ODELAYE2。
我仍然需要获得所需的最大延迟的规格。
只要它超过2.5ns就没关系
包括OSERDESE2和ODELAYE2,我是否能够在40 ns的时间内完成课程和精细的分辨率延迟?
是的,ODELAYE2将进行精细调整,而逻辑则负责“粗略”2.5ns步骤。
我可以将延迟输出发送到HP银行以外的哪些引脚有限制吗?
你需要有一个ODELAYE2和一个OSERDESE2(或至少一个ODDR),就是这样。
有没有可用的资源来了解如何实现这一目标?
可能但不幸的是我不知道。
希望这可以帮助,
赫伯特
--------------是的,我这样做是为了好玩!

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