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电子发烧友论坛
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大家好，
我无法在QPLL的硬件中获得锁定信号（但我在我的模拟中）。 我已经验证了进入FPGA的频率是否正确。 我正在研究6G SDI设计，输入频率设置为148.5 MHz。 输入时钟通过IBUFDS_GTE2块（按照我的预期输出时钟）。 我没有这个块集的位置。 我已经尝试了几个地点，但我没有确信我有正确的位置。 这会导致这种行为吗？ 我本来希望实现抛出错误或警告，如果没有。 然后时钟提供由向导生成的gtxe2_common_i，该向导位于k7gtx_uhdsdi_wrapper_common.txt（即verilog）文件中。 （我已经修改了针对zynq板的Kintex开发板的演示设计）。 我确信我正在选择正确的参考时钟，QPLLREFCLKSELpin进入公共块。是否有任何其他调试信息可以帮助推断为什么QPLL没有锁定？ 先谢谢您的帮助！ 元帅 k7gtx_uhdsdi_wrapper_common.txt 10 KB 
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3个回答
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是。
如果QPLL没有设置在与GT_CHANNEL和IBUDS_GTE2相关的适当位置，则实现将通过错误。 在后置路由设计中，您可以检查从refclk引脚到QPLL的时钟路由。要检查的其他事项是QPLLRESET和QPLLPD端口连接。 -------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
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如果您手动修改QPLL参数，请确保不违反QPLL的VCO频率限制。
这也可能导致QPLL无法锁定。 -------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
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2020-8-26 10:13:36
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只有小组成员才能发言，加入小组>>
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