完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
3328
|
嗨，大家好，
我有一个拒绝锁定的QPLL。 设计采用Coregen 14.4生成，目标设备为XC7V2000T Initial ES。 QPLL的参考时钟直接来自IBUFDS_GTE2实例，为100 MHz。 GTX数据速率为4 Gbps。 Coregen提供的包装器（*）中使用的泛型与http://www.xilinx.com/support/answers/43244.htm中的值的比较显示了一些差异。 此外，我找不到QPLLRESET_TIME属性的任何建议，Coregen建议的值似乎很低： （*）QPLL_CFG =>（x“0680181”）， QPLL_CFG 27'h06801C1（1） （*）QPLL_LOCK_CFG =>（x“21E8”）， QPLL_LOCK_CFG 16'h01D0 （*）QPLL_INIT_CFG =>（x“000006”）， 来自Xilinx的人可以对此发表评论。 Coregen提供的值是否正常？ 这应该是配置问题，因为IBERT测试设计没有显示QPLL的任何问题。 不幸的是，我在IBERT设计中找不到任何RTL代码，只有netlists。 欢迎任何建议如何进行调试:) 问候， 笛膜 
0
|
|
相关推荐
7个回答
|
|
|
这些是QPLL的属性
|
|
|
|
|
|
问题解决了。
我在IBERT设计中创建了一个checkpoing，这让我可以看到正在使用的QPLL属性，结果发现其中三个值与Coregen的建议不同： QPLL_CFG =>（x“06801C1”）， - （x“0680181”），Coregen 14.4为初始ES提供的旧值 QPLL_INIT_CFG =>（x“000028”）， - （x“000006”），Coregen 14.4为初始ES提供的旧值 QPLL_LOCK_CFG =>（x“01D0”）， - （x“21E8”），Coregen 14.4为初始ES提供的旧值 随着新的价值观，QPLL终于被锁定了，我为这个问题打开了一个网页。 如果IBERT设计的源文件未加密，那么解决这个问题要容易得多。 来吧，伙计们，你想从你的顾客那里隐藏什么？ |
|
|
|
|
|
我和-410有类似的问题。
在3个相同的板中，具有相同的FPGA编程文件，其中2个将指示锁定的QPLL，而其中一个不会。 我已经将设计缩减为IO缓冲区，GTXE2_COMMON，一些计数器消耗时钟和chipcope，我的QPLL_LOCK指示器不会锁定。 我已经尝试了不同的BIAS_CFG，QPLL_CFG，QPLL_LOCK_CFG等值，因为-410的勘误表无济于事。 有人有答案???? 我的参考时钟是156.25Mhz并尝试使接口处于3.125Gb / s .....它适用于2个板！ QPLL排在第三位。 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2279 浏览 7 评论
2688 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2173 浏览 9 评论
3247 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2315 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
575浏览 1评论
1643浏览 1评论
137浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功，测量TDO无信号输出
2295浏览 0评论
607浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
2302
