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嗨,大家好,
我有一个拒绝锁定的QPLL。 设计采用Coregen 14.4生成,目标设备为XC7V2000T Initial ES。 QPLL的参考时钟直接来自IBUFDS_GTE2实例,为100 MHz。 GTX数据速率为4 Gbps。 Coregen提供的包装器(*)中使用的泛型与http://www.xilinx.com/support/answers/43244.htm中的值的比较显示了一些差异。 此外,我找不到QPLLRESET_TIME属性的任何建议,Coregen建议的值似乎很低: (*)QPLL_CFG =>(x“0680181”), QPLL_CFG 27'h06801C1(1) (*)QPLL_LOCK_CFG =>(x“21E8”), QPLL_LOCK_CFG 16'h01D0 (*)QPLL_INIT_CFG =>(x“000006”), 来自Xilinx的人可以对此发表评论。 Coregen提供的值是否正常? 这应该是配置问题,因为IBERT测试设计没有显示QPLL的任何问题。 不幸的是,我在IBERT设计中找不到任何RTL代码,只有netlists。 欢迎任何建议如何进行调试:) 问候, 笛膜 |
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7个回答
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这些是QPLL的属性
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问题解决了。
我在IBERT设计中创建了一个checkpoing,这让我可以看到正在使用的QPLL属性,结果发现其中三个值与Coregen的建议不同: QPLL_CFG =>(x“06801C1”), - (x“0680181”),Coregen 14.4为初始ES提供的旧值 QPLL_INIT_CFG =>(x“000028”), - (x“000006”),Coregen 14.4为初始ES提供的旧值 QPLL_LOCK_CFG =>(x“01D0”), - (x“21E8”),Coregen 14.4为初始ES提供的旧值 随着新的价值观,QPLL终于被锁定了,我为这个问题打开了一个网页。 如果IBERT设计的源文件未加密,那么解决这个问题要容易得多。 来吧,伙计们,你想从你的顾客那里隐藏什么? |
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我和-410有类似的问题。
在3个相同的板中,具有相同的FPGA编程文件,其中2个将指示锁定的QPLL,而其中一个不会。 我已经将设计缩减为IO缓冲区,GTXE2_COMMON,一些计数器消耗时钟和chipcope,我的QPLL_LOCK指示器不会锁定。 我已经尝试了不同的BIAS_CFG,QPLL_CFG,QPLL_LOCK_CFG等值,因为-410的勘误表无济于事。 有人有答案???? 我的参考时钟是156.25Mhz并尝试使接口处于3.125Gb / s .....它适用于2个板! QPLL排在第三位。 |
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只有小组成员才能发言,加入小组>>
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