完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我正在使用提供的UCF文件用于KC705评估板：
200MHz系统时钟（SYSCLK_P / N）指定为LVDS（1.8v）进入bank 33，其vcco为1.5V，我使用的LED设置为LVCMOS15。 MAP不喜欢这样并抛出错误。 我该如何解决这个问题？ 
0
|
|
相关推荐
15个回答
|
|
|
使用Planahead 14.6
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
嗯，这是一个有争议的问题，现在我正在使用不同的时钟，但这是KC705开发板内置的不兼容性 - 一个LVDS 200 MHz系统时钟路由到一个由1.5V vcco供电的存储区。
显然你不能选择LVDS作为该银行的IOSTANDARD，因为它知道vcco太低了。 LVDS是Xilinx网站上提供的KC705引脚排列ucf文件的默认约束！ 我不记得看到任何答案记录。 但是，如果我将来使用那个时钟，我会转换警告。 干杯。 |
|
|
|
|
|
LVDS可与VCCIO = 1.5V bank一起使用，但需要外部终端电阻。
我检查了KC705原理图，它在sysclk_x上有外部终端到33行。 也请查看http://www.xilinx.com/support/answers/41408.htm - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
|
|
|
|
|
我不怀疑它有效！
我的问题更多的是如何告诉软件它的工作原理。 如果你必须掩盖软件设计检查以使板上的东西工作，那么软件是有缺陷的（无法指定外部终端已被添加）或硬件有缺陷（路由逻辑到IO端口没有 实际上支持它的标准）。 |
|
|
|
|
|
终止在IBUF [G] DS的实例化中指定。
如果将DIFF_TERM设置为TRUE，则不会进入HP库。 对于HP银行，您需要将IOSTANDARD指定为LVDS（不是LVDS18，不适用于7系列）。 LVDS输入不使用Vcco，仅使用VccAux。 我相信Vcco仍然存在阻止钳位导通的限制，但1.5V仍应为LVDS提供足够的余量，其1.2V共模电压和仅约200 mV摆幅。 - Gabor |
|
|
|
|
|
啊，这是关键！
我的IBUFDS有DIFF_TERM = True，因为我在FMC连接器上使用diff对和时钟时需要这个！ 所以对于那里的任何人我猜我的问题的答案是： “在HP bank中使用LVDS IOSTANDARD时，请确保DIFF_TERM = False - 确保差分信号在外部终止！” 干杯。 |
|
|
|
|
|
>“在HP库中使用LVDS IOSTANDARD时，请确保DIFF_TERM = False -
>确保差分信号在外部终止！“ 仅在VCCO为1.5V时才需要这样做。 如果VCCO为1.8V，则可以使用内部差分端接。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
|
bitwiselannon写道：
我不怀疑它有效！ 我的问题更多的是如何告诉软件它的工作原理。 。 正如我在帖子和我添加的链接中所提到的，如果你使用LVDS io类型，那么除了软件之外别无他法。 HP银行接受LVDS，您还必须确保不使用集成终端电阻（IO定义中的DIFF_TERM = no）。 这就是完成这项工作所必需的。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
|
|
|
|
|
是的，但我的问题/这个线程是参考KC705 Eval板创建的，它在惠普银行上使用1.5V VCCO，因此我的报价是我对该板的问题的答案。
我们都有时遇到隧道视觉问题，这就是为什么告诉我板上有终端电阻，惠普银行支持LVDS即使在1.5 VCCO，也不是说'确保你没有设置DIFF_TERM 在HP库中使用LVDS时为真！'。 现在我知道我在做什么，整个事情是如此简单，我可以踢自己！ 谢谢你的回应。 |
|
|
|
|
|
我们都有时遇到隧道视觉问题，这就是为什么告诉我板上有终端电阻，惠普银行支持LVDS即使在1.5 VCCO，也不是说'确保你没有设置DIFF_TERM
在HP库中使用LVDS时为真！'。 我发布的URL特别说“在1.5V电压下的内存不支持内部DIFF_TERM”但我同意它并没有说你应该在你的约束中添加“DIFF_TERM = FALSE”。 它也没有说在行走时将一只脚放在另一只脚前面，但这是我猜的不同主题的答案。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
|
|
|
|
|
哈，公平点（虽然我们大多数人需要9到18个月才能学会如何做那个步行的东西......）。
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2284 浏览 7 评论
2697 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2179 浏览 9 评论
3256 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2324 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
592浏览 1评论
1652浏览 1评论
156浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功，测量TDO无信号输出
2307浏览 0评论
624浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1080
评论
淘帖
1634
